[發明專利]一種測試電路、閃存和測試系統

在審

• 申請號: 201611249254.2
• 申請日: 2016-12-29
• 公開（公告）號: CN108257644A
• 公開（公告）日: 2018-07-06
• 發明（設計）人: 胡洪;張賽;張建軍
• 申請（專利權）人: 北京兆易創新科技股份有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 蘇培華

本發明提供一種測試電路、閃存和測試系統，測試電路包括：第一加壓模塊，與閃存中至少一個疊柵NMOS管的柵端相連，接收第一耐壓控制信號和擦除控制信號，當第一耐壓控制信號有效且擦除控制信號無效時，向至少一個疊柵NMOS管的柵端施加正電壓；第二加壓模塊，與閃存中至少一個疊柵NMOS管的PWELL端相連，接收第二耐壓控制信號和擦除控制信號，當第二耐壓控制信號有效且擦除控制信號無效時，向至少一個疊柵NMOS管的PWELL端施加負電壓。本發明在進行耐壓測試過程中，存儲單元沒有Over?erase效應產生，無需進行Over?erase Correction的過程，因此，有效減小了耐壓測試時間和耐壓測試成本。

技術領域

本發明涉及存儲器技術領域，特別是涉及一種測試電路、一種閃存和一種測試系統。

背景技術

NOR Flash(閃存)芯片采用疊柵NMOS管，如圖1所示，疊柵NMOS管包括柵端-控制柵Gc和浮置柵Gf，柵端-控制柵Gc和浮置柵Gf重疊。對NOR Flash Cell(單元)進行Program(編程)的方式是采用熱電子注入使浮置柵Gf充電的方式，而對NOR Flash Cell進行Erase(擦除)的過程是利用隧道效應，使得浮置柵Gf上的電子通過隧道區A釋放掉的過程。當對NORFlash Cell進行Erase操作時，施加在控制柵Gc和源端S上的電壓，通過浮置柵Gf-源端S間的電容和浮置柵Gf-控制柵Gc間的電容分壓到隧道區A上。為了使施加到隧道區A上的電壓盡量大，需要盡可能減小浮置柵Gf-源端S間的電容，這要求隧道區A的面積制作的非常小。因此，在制作NOR Flash Cell時，對NOR Flash Cell的氧化層厚度和耐壓特性都有比較高的要求。在對NOR Flash進行CP(Circuit Probin，晶圓測試)測試中，一個很重要的測試環節就是對NOR Flash cell進行耐壓測試。這是因為在對NOR Flash Cell進行Erase操作時，通常會在柵端施加負壓(-9V)，在PWELL端施加較高的正壓(9V)，以滿足Erase操作在強度和速度上的要求。但因為浮置柵Gf-溝道間的氧化層極薄，浮置柵Gf-溝道間產生巨大場強時易導致氧化層擊穿，因此，需要通過耐壓測試找到NOR Flash cell所能承受的最大壓差。

現有技術中，耐壓測試會參照Erase操作的加壓方式，直接在柵端-控制柵Gc施加負壓(-9V)，在PWELL端施加正壓(9V)，持續一定時間，這個過程相當于幾十次的Erase。如果NOR Flash cell的耐壓能力有限，浮置柵Gf-溝道間的氧化層會被擊穿，從而產生較大的穿通電流，由此，耐壓能力弱的NOR Flash cell即被挑選出來。

現有技術中的耐壓測試方式存在以下缺陷：耐壓測試類似于進行Erase操作的過程，這樣某些Erase速度強度較快的NOR Flash cell就會有Over-erase(過擦除)效應產生(即NOR Flash cell的VT電壓降到0V以下)，Over-erase的NOR Flash cell所產生的漏電流會影響對其它耐壓能力弱的NOR Flash cell的耐壓性判斷。因此，現有技術中的耐壓測試中還包含一個Over-erase Correction(校正)過程，以消除Over-erase效應的影響。而增加的Over-erase Correction過程，大大增加了耐壓測試的時間。

發明內容

鑒于上述問題，本發明實施例的目的在于提供一種測試電路、一種閃存和一種測試系統，以解決現有技術中的耐壓測試方式耐壓測試時間長的問題。

為了解決上述問題，本發明實施例公開了一種測試電路，應用于閃存，所述閃存包括多個存儲單元，每個所述存儲單元由疊柵NMOS管構成，所述測試電路包括：

第一加壓模塊，所述第一加壓模塊與至少一個所述疊柵NMOS管的柵端相連，所述第一加壓模塊用于接收第一耐壓控制信號和擦除控制信號，當所述第一耐壓控制信號有效且所述擦除控制信號無效時，所述第一加壓模塊向所述至少一個疊柵NMOS管的柵端施加正電壓；