[發明專利]一種測試電路、閃存和測試系統

在審

• 申請號: 201611249254.2
• 申請日: 2016-12-29
• 公開（公告）號: CN108257644A
• 公開（公告）日: 2018-07-06
• 發明（設計）人: 胡洪;張賽;張建軍
• 申請（專利權）人: 北京兆易創新科技股份有限公司
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 蘇培華

1.一種測試電路，其特征在于，應用于閃存，所述閃存包括多個存儲單元，每個所述存儲單元由疊柵NMOS管構成，所述測試電路包括：

第一加壓模塊，所述第一加壓模塊與至少一個所述疊柵NMOS管的柵端相連，所述第一加壓模塊用于接收第一耐壓控制信號和擦除控制信號，當所述第一耐壓控制信號有效且所述擦除控制信號無效時，所述第一加壓模塊向所述至少一個疊柵NMOS管的柵端施加正電壓；

第二加壓模塊，所述第二加壓模塊與所述至少一個疊柵NMOS管的PWELL端相連，所述第二加壓模塊用于接收第二耐壓控制信號和所述擦除控制信號，當所述第二耐壓控制信號有效且所述擦除控制信號無效時，所述第二加壓模塊向所述至少一個疊柵NMOS管的PWELL端施加負電壓。

2.根據權利要求1所述的測試電路，其特征在于，所述第一耐壓控制信號在高電平時有效，或所述第一耐壓控制信號在低電平時有效。

3.根據權利要求1所述的測試電路，其特征在于，所述第二耐壓控制信號在高電平時有效，或所述第二耐壓控制信號在低電平時有效。

4.根據權利要求1所述的測試電路，其特征在于，所述擦除控制信號在高電平時無效，或所述擦除控制信號在低電平時無效。

5.根據權利要求1所述的測試電路，其特征在于，所述第一加壓模塊包括：

第一反相器，所述第一反相器的輸入端接收所述第一耐壓控制信號，所述第一反相器的電源端與所述正電壓的提供端相連；

第一PMOS管，所述第一PMOS管的柵端與所述第一反相器的輸出端相連，所述第一PMOS管的源端與所述正電壓的提供端相連，所述第一PMOS管的漏端與所述至少一個疊柵NMOS管的柵端相連；

第一與非門，所述第一與非門的第一輸入端接收所述擦除控制信號，所述第一與非門的第二輸入端接收地址譯碼信號，所述第一與非門的電源端與所述閃存的電源端相連；

第二反相器，所述第二反相器的輸入端與所述第一與非門的輸出端相連，所述第二反相器的電源端與所述閃存的電源端相連；

第一雙阱NMOS管，所述第一雙阱NMOS管的柵端與所述第二反相器的輸出端相連，所述第一雙阱NMOS管的漏端分別與所述第一PMOS管的漏端和所述至少一個疊柵NMOS管的柵端相連，所述第一雙阱NMOS管的P阱端與所述負電壓的提供端相連，所述第一雙阱NMOS管的N阱端與所述閃存的電源端相連。

6.根據權利要求1所述的測試電路，其特征在于，所述第二加壓模塊包括：

第三反相器，所述第三反相器的輸入端接收所述第二耐壓控制信號；

第二與非門，所述第二與非門的第一輸入端接收所述擦除控制信號，所述第二與非門的第二輸入端與所述第三反相器的輸出端相連，所述第二與非門的電源端與所述閃存的電源端相連；

第四反相器，所述第四反相器的輸入端與所述第二與非門的輸出端相連，所述第四反相器的電源端與所述閃存的電源端相連；

第五反相器，所述第五反相器的輸入端與所述第四反相器的輸出端相連，所述第五反相器的電源端與所述正電壓的提供端相連；

第二PMOS管，所述第二PMOS管的柵端與所述第五反相器的輸出端相連，所述第二PMOS管的源端與所述正電壓的提供端相連，所述第二PMOS管的漏端與所述至少一個疊柵NMOS管的PWELL端相連；

第二雙阱NMOS管，所述第二雙阱NMOS管的柵端接收所述第二耐壓控制信號，所述第二雙阱NMOS管的漏端分別與所述第二PMOS管的漏端和所述至少一個疊柵NMOS管的PWELL端相連，所述第二雙阱NMOS管的P阱端與所述負電壓的提供端相連，所述第二雙阱NMOS管的N阱端與所述閃存的電源端相連。

7.一種閃存，其特征在于，包括至少一個權利要求1-6中任一項所述的測試電路和多個存儲單元，每個所述存儲單元由疊柵NMOS管構成，每個所述疊柵NMOS管與一所述測試電路相連。

8.一種測試系統，其特征在于，包括權利要求7所述的閃存和控制器，所述控制器分別與所述閃存中的各測試電路相連，所述控制器用于產生第一耐壓控制信號、第二耐壓控制信號和擦除控制信號，并分別輸出至所述各測試電路。