[發明專利]抗單粒子翻轉的存儲單元

在審

• 申請號: 201611218768.1
• 申請日: 2016-12-26
• 公開（公告）號: CN106847325A
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 郭靖;朱磊;董亮;劉文怡;熊繼軍
• 申請（專利權）人: 中北大學;齊齊哈爾大學
• 主分類號: G11C7/24
• 分類號: G11C7/24;H03K19/003
• 代理公司: 哈爾濱市松花江專利商標事務所23109
• 代理人: 岳泉清

技術領域

本發明涉及集成電路抗輻射加固領域。

背景技術

隨著半導體技術的不斷發展，自然界和宇宙環境中的輻射粒子將更容易使得存儲器存儲的信息翻轉，導致單粒子翻轉的發生,從而降低存儲器的可靠性。因此，在現代集成電路存儲器的設計中，需要對其進行抗單粒子翻轉的加固保護。

發明內容

本發明是為了解決輻射粒子使得存儲器存儲的信息翻轉，從而降低存儲器可靠性的問題，本發明提供了一種抗單粒子翻轉的存儲單元。

抗單粒子翻轉的存儲單元，它包括2個PMOS晶體管和8個NMOS晶體管，所述的2個PMOS晶體管分別為晶體管P1和P2，8個NMOS晶體管分別為晶體管N1至N8；

晶體管P2的源極、晶體管P1的源極、晶體管N5的漏極和晶體管N6的漏極均接供電電源，

晶體管P2的漏極與晶體管P1的柵極、晶體管N6的柵極、晶體管N2的漏極同時連接，晶體管P2的漏極與晶體管P1的柵極的交點為節點C，

晶體管P2的柵極與晶體管P1的漏極、晶體管N4的漏極和晶體管N5的柵極同時連接，晶體管P1的漏極與晶體管N5的柵極的交點為節點D，

晶體管N6的源極與晶體管N8源極、晶體管N4的柵極、晶體管N3的漏極和晶體管N1的柵極同時連接，晶體管N4的柵極與晶體管N3的漏極的交點為存儲單元輸出節點A，

晶體管N4的源極與晶體管N3的源極、晶體管N1的源極和晶體管N2的源極同時接地，

晶體管N5的源極與晶體管N7源極、晶體管N3的柵極、晶體管N1的漏極和晶體管N2的柵極同時連接，晶體管N2的柵極與晶體管N1的漏極的交點為存儲單元輸出節點B，

晶體管N7的柵極和晶體管N8的柵極均通過字線WL來接收控制開關操作的信號，

晶體管N7的漏極與位線BLN連接，晶體管N8的漏極與位線BL連接。

當節點A的電平為“1”、節點B的電平為“0”、節點C的電平為“1”、節點D的電平為“0”時，所述存儲單元處于存操作狀態的具體過程為：當字線WL為低電平“0”的時候，晶體管N4、N6、N1和P2處于開態，剩下的晶體管都處于關態，該種情況下，完成存儲單元的存操作。

當節點A的電平為“1”、節點B的電平為“0”、節點C的電平為“1”、節點D的電平為“0”時，所述存儲單元進行讀操作的具體過程為：

首先，位線BL和BLN被預充電到VDD，當字線WL為高電平“1”的時候，節點A保持高電平“1”狀態，節點B保持低電平“0”狀態,位線BLN通過晶體管N1和N7進行放電；

然后，外圍電路中的放大器將根據兩條位線BL和BLN之間的電壓差，將存儲單元的狀態輸出，從而完成存儲單元的讀操作。

當節點A的電平為“1”、節點B的電平為“0”、節點C的電平為“1”、節點D的電平為“0”時，所述存儲單元進行寫操作的具體過程為：

將位線BL下拉到低電平“0”，同時將位線BLN上拉到高電平“1”，當字線WL為高電平“1”時，晶體管N7和N8處于導通的狀態，節點A被下拉到低電平“0”，節點B被上拉到高電平“1”，此時，晶體管P1、N2、N3和N5處于導通態，晶體管N4、N6、N1和P2，處于關閉狀態，當字線WL回到低電平“0”時，所有節點均處于穩定狀態，從而完成存儲單元的寫操作。

本發明帶來的有益效果是，在本發明中，主要是采用了10個晶體管設計了一種抗單粒子翻轉的存儲單元來進行抗單粒子翻轉的加固。本發明針對單粒子翻轉效應，利用單粒子翻轉的物理機制，設計了一種新型的抗單粒子翻轉的存儲單元，其具有面積小、功耗低以及對存儲器性能影響較小的優點。由于該存儲單元屬于鎖存器，因此本加固設計也是一個抗單粒子翻轉的鎖存器加固設計。

附圖說明

圖1為本發明所述的抗單粒子翻轉的存儲單元。

具體實施方式

具體實施方式一：參見圖1說明本實施方式，本實施方式所述的抗單粒子翻轉的存儲單元，它包括2個PMOS晶體管和8個NMOS晶體管，所述的2個PMOS晶體管分別為晶體管P1和P2，8個NMOS晶體管分別為晶體管N1至N8；

晶體管P2的源極、晶體管P1的源極、晶體管N5的漏極和晶體管N6的漏極均接供電電源，

晶體管P2的漏極與晶體管P1的柵極、晶體管N6的柵極、晶體管N2的漏極同時連接，晶體管P2的漏極與晶體管P1的柵極的交點為節點C，