[發明專利]ESD保護電路及其半導體器件

在審

• 申請號: 201611215680.4
• 申請日: 2016-12-26
• 公開（公告）號: CN106653736A
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 艾瑞克·布勞恩
• 申請（專利權）人: 成都芯源系統有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60;H01L27/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路，更具體地，涉及用于保護集成電路的電磁放電(ESD,electrostatic discharge)保護電路。

背景技術

當靜電源(如，人體)接觸到集成電路(IC,integrated circuit)時，可能出現電磁放電(ESD,electrostatic discharge)脈沖。由于該ESD脈沖在很短的時間內，如10-100ns，便可以達到幾千伏特，因而可能會使集成電路遭受ESD損壞。

當集成電路耦接在第一節點和第二節點之間時，通常會在該第一節點和第二節點之間耦接ESD保護電路以保護集成電路免遭ESD損壞。傳統的柵極接地NMOS(GGNMOS，Grounded Gate NMOS)結構常被選作ESD保護電路。在這樣的結構中，NMOS管的漏極耦接至第一節點，而NMOS管的源極和柵極耦接至第二節點，且NMOS管的體區亦耦接至第二節點。當第一節點處出現ESD脈沖時，由NMOS管的漏極、體區和源極所形成的寄生三極管導通并出現反向節擊穿(reverse junction breakdown)和二次擊穿，即出現回掃(snapback)現象，使得電流從第一節點流向第二節點從而釋放靜電。滑鐵盧(Waterloo)大學博士論文《用于高速混合信號電路的ESD保護電路》(Electrostatic Discharge Protection Circuit for High-Speed Mixed-Signal Circuits)(作者：H.Sarbishaei)中第17至第20頁對于該回掃現象有所記載，其內容可供參考。

然而，GGNMOS結構的一個缺點在于，當第二節點處出現噪音時，若該噪音的電壓值使得其與第一節點處的電壓值的差值高于上述寄生三極管的漏-體結(drain-body junction)的正向導通閾值電壓，則該漏-體結將正向偏置并導通。這樣，漏極電壓，即給集成電路供電的第一節點處的電壓將跟隨噪音電壓，因而可能通過耦接至第二節點的、對噪音敏感的任何電路來對集成電路形成干擾。

因此，需要一種ESD保護電路，其至少能夠解決上述GGNMOS結構作為ESD保護電路所帶來的問題。

發明內容

依據本發明實施例的一個方面，提出了一種ESD保護電路。ESD保護電路耦接于第一節點和第二節點之間。第一節點具有第一電壓，第二節點具有第二電壓。ESD保護電路包括放電晶體管和體區奪取電路。放電晶體管包括漏極、柵極、源極和體區，其中，放電晶體管的漏極耦接至第一節點，放電晶體管的源極耦接至第二節點，且放電晶體管的柵極耦接至放電晶體管的體區。體區奪取電路包括第一輸入端、第二輸入端和輸出端，其中，體區奪取電路的第一輸入端耦接至第一節點，體區奪取電路的第二輸入端耦接至第二節點，體區奪取電路的輸出端耦接至放電晶體管的體區，其中，體區奪取電路在輸出端輸出第一電壓和第二電壓中電壓值較小的。

依據本發明實施例的又一個方面，提出了一種用于保護集成電路免受ESD損壞的半導體器件。集成電路耦接于第一節點和第二節點之間。半導體器件包括半導體層、第一阱、第二阱、第三阱和第四阱以及第一柵極、第二柵極和第三柵極。半導體層具有第一導電類型且具有上表面。第一阱、第二阱、第三阱和第四阱，均具有與第一導電類型相反的第二導電類型，其中，第一阱、第二阱、第三阱和第四阱均位于半導體層中且與半導體層的上表面相接觸，且其中，第一阱、第二阱、第三阱和第四阱關于半導體層橫向地按順序排列。第一柵極、第二柵極和第三柵極，位于半導體層的上表面上，且與半導體層絕緣，其中，第一柵極橫跨第一阱和第二阱的部分區域上方，第二柵極橫跨第二阱和第三阱的部分區域上方，第三柵極橫跨第三阱和第四阱的部分區域上方。第二阱和第三柵極耦接至第一節點，第二柵極、第一阱和第四阱耦接至第二節點，且第一柵極和第三阱電耦接至半導體層。

利用本發明實施例提出的ESD保護電路，不僅能夠對集成電路提供ESD保護，還能防止噪音被帶入集成電路中。

附圖說明

圖1示出依據本發明一實施例的ESD保護電路10。

圖2示出圖1中NMOS晶體管NM1的半導體器件20以說明ESD保護電路10的工作原理。

圖3示出流過放電晶體管NM1的電流I_DIS關于電壓Va和Vb的差值(Va-Vb)的關系。

圖4示出依據本發明一實施例的用于圖1所示ESD保護電路10的體區奪取電路40。