[發明專利]集成電路及其制造方法

有效

• 申請號: 201611213972.4
• 申請日: 2016-12-23
• 公開（公告）號: CN107038276B
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 讓·盧克·佩洛伊;JR·馬林·維恩·弗雷德里克
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

本文描述的各種實施方式涉及具有減小的電阻的集成電路。集成電路可以包括具有多個晶體管的單元，所述多個晶體管包括第一類型的第一晶體管和不同于第一類型的第二類型的第二晶體管。集成電路可以包括將第一晶體管耦合到第二晶體管的第一線。集成電路可以包括將第一線耦合到輸出布線的第二線。集成電路可以包括進一步將第一線耦合到輸出布線的冗余線。

技術領域

本申請一般涉及電路制造領域，更具體地，涉及集成電路及其制造方法。

背景技術

本章節旨在提供與理解本文所描述的各種技術相關的信息。正如本章節的標題所暗示的，這是對相關技術的討論，其絕不意味著它是現有技術。通常，相關技術可被認為是現有技術，或者可被認為不是現有技術。因此，應當理解，本章節中的任何陳述應當從這個角度來閱讀，而不應視為對現有技術的任何承認。

通常，在物理設計中，先進工藝節點處的性能和可靠性可能由于當金屬線縮小時金屬電阻和通孔電阻的增大而受到限制。例如，隨著金屬線寬度減小，金屬線的電阻和將金屬線連接在一起的通孔的電阻會增大。此外，當電流密度增加時，較窄的金屬線可能會對電遷移敏感。

參考物理設計，圖1A-圖1C示出了本領域中已知的單元(cell)100的常規布局的各種示圖。具體地，圖1A涉及具有在輸出負載充電期間的電流流動100A的單元100，圖1B涉及具有在輸出負載放電期間的電流流動100B的單元100，以及圖1C涉及具有在輸出負載充電期間的電流流動100C的單元100的等效電阻性電路。

參考高級工藝節點(例如，＜28nm)，p型場效應晶體管(PFET)110可使用局部金屬互連M0耦合到n型FET(NFET)112。此外，M0還可用于耦合到VSS和VDD電源軌。另一金屬互連M1可以是單元100的輸出引腳，其可以在一個方向(即，第一方向)上延伸，并且可以使用通孔V0耦合到M0。通常，在高級工藝節點中，可能不允許輸出引腳M1沿與第一方向相反的第二方向延伸(單向布線)。在布線步驟期間，M1輸出引腳還可使用通孔V1和另一金屬互連M2耦合到其它單元。通常，M2可能僅在與M1垂直的方向上延伸，并且在高級工藝節點中，可能不允許M2沿第二方向延伸(單向布線)。此外，無論有效高還是有效低，依據晶體管類型，被激活的柵極(輸入網(input net))允許電流流過晶體管110。

圖1A-圖1B描述了單元100的不同連接和電阻模型。如圖所示，來自M0的輸出網(output net)電阻可以由V0+M1+V1+M2組成。此外，M1輸出引腳應該被實現為維持電流流動，而沒有明顯的電遷移劣化。圖1A示出了箭頭以指示在輸出負載充電期間的電流流動，例如，當M0(作為將NFET耦合到PFET的輸出網)從0切換到1時的電流流動。此外，圖1B示出了箭頭以指示輸出負載放電期間的電流流動，例如當M0(作為將NFET耦合到PFET的輸出網)從1切換到0時的電流流動。

圖1C示出了從M0(作為將NFET耦合到PFET的輸出網)而言的具有在輸出負載充電100C期間的電流流動的單元100的等效電阻性網絡。如圖所示，R_V0，R_M1，R_V1，R_{M2_1}和R_{M2_2}分別是V0，M1，V1和M2的電阻。在這種情況下，電流可以在M2電阻之間分流。因此，M0和M2之間的總電阻可以是：R₁＝R_V0+R_M1+R_V1。

發明內容

為了實現物理設計中的電阻減小，提供了集成電路和制造集成電路的方法。

根據一方面，提供了一種集成電路，包括：具有多個晶體管的單元，所述多個晶體管包括第一類型的第一晶體管和不同于所述第一類型的第二類型的第二晶體管；將所述第一晶體管耦合到所述第二晶體管的第一線；將所述第一線耦合到輸出布線的第二線；以及進一步將所述第一線耦合到所述輸出布線的冗余線。