[發明專利]一種基于FPGA的高速AD采集的設計方法

在審

• 申請號: 201611200015.8
• 申請日: 2016-12-22
• 公開（公告）號: CN106771539A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 張杭;劉歡;張宏揚;張宇培;丁潔
• 申請（專利權）人: 南京因泰萊電器股份有限公司
• 主分類號: G01R19/25
• 分類號: G01R19/25;G05B19/042;H03M1/22;H03M1/50
• 代理公司: 南京知識律師事務所32207
• 代理人: 張蘇沛

技術領域

本發明針對電力系統中對于一些微弱信號的采集和監測設計了一種基于大規?，F場可編程邏輯器件(FPGA)，采用AD7606芯片，實現16位高速串行模數轉換，為測量數據的實時性和準確性提供有力保障。

背景技術

隨著全球電網持續的發展,電力線監測、繼電保護產品不斷地更新換代并改變著設計模式,在電力線路測量和保護系統中，需要對多相輸配電網絡的大量電流和電壓通道進行同步采樣，對于現場測量到微弱的電壓電流信號，必須先經過A/D(模/數)轉換，變成數字信號，才能送入計算機進行相應的處理，從而實現對系統的控制。而現在多數是以單片機或CPU作為控制核心，盡管其編程簡便，控制靈活，但是速度慢，控制周期長卻成為影響系統高速性的重要因素，單片機的運行速度極大的限制了對AD高速性能的利用。

發明內容

針對現有技術中存在的上述問題，本發明設計了一種以FPGA(EP4CE55F23I7)為控制核心，采用8通道16位高精度的AD7606進行數據采集,通過設計正確的AD時序來提高采集數據的速度，AD7606和FPGA接口模式為高速串行接口，將8個通道的實時電壓值經過AD轉換成16位二進制數，然后發送給FPGA進行后續的處理。整個軟件的設計基于QuarterⅡ平臺，使用Verilog語言進行編程，并且本次設計遵循AD各項硬件指標。

為了提高AD采樣的速度，本發明采用如下的技術方案：一種基于FPGA的高速AD采集的設計方法，其特征在于：

以FPGA芯片為控制核心，采用8通道16位高精度的AD7606進行數據采集,通過設計正確的AD時序來提高采集數據的速度，AD7606和FPGA接口模式為高速串行接口，將8個通道的實時電壓值經過AD轉換成16位二進制數，然后發送給FPGA進行后續的處理。

本發明利用高集成度EP4CE55F23I7配合16位高精度8通道AD7606采集數據。

本發明采用AD7606的高速串行接口傳輸數據，nP/S/BSEL接3.3V高電平，將RANGE接口接地，表示AD輸入電壓值處于-5V至+5V之間，并且把Busy和Firstdata接口置空。AD7606有三種數字接口，分別是字節模式，并行模式以及串行模式，采用AD7606的高速串行接口，將nP/S/BSEL引腳接3.3V的高電平，其余的DB0-DB6和DB9-DB15口分別接地，將CONVA和CONVB連接在一起，表示同步采樣。

本發明設計的AD7606時序里面，一等待完AD轉換時間，就將CS和SCLK置低電平，即開始讀取數據。AD7606有兩個串行數據輸出引腳分別是DoutA和DoutB，本發明通過雙Dout線路回讀數據，用雙Dout線路在AD7606上讀取八個同步轉換結果，這種情況下使用64個時鐘沿訪問AD7606的數據。設計的AD7606時序里面，將每個采樣間隔減少。

有益效果：本發明將FPGA和8通道AD7606結合在一起，采用AD高速串行接口，通過改變AD7606的時序時間來縮短其采樣速度，節約了數據采集的時間，為后續對數據的處理起到至關重要的作用。

本發明通過不違背AD芯片的相關要求，盡可能的縮短時序時間來加快采樣速率，和傳統的單片機或者CPU作為控制芯片配合AD進行采樣相比，FPGA+AD7606的數據采集系統不僅采樣速度快，而且控制周期短，大大減少了前期數據采集的時間，具有開發周期短、靈活性強、通用能力好、易于開發、擴展等優點。

附圖說明

圖1是本發明實施例的流程框圖。

圖2是本發明實施例的FPGA和AD7606的接線圖。

圖3是本發明實施例的AD7606時序設計圖。

具體實施方式

以下結合附圖和具體實施例對本發明創造的技術方案做進一步的說明。

本發明基于FPGA的高速AD采集的設計方法，包含三個部分，首先是硬件平臺的搭建，將EP4CE55F23I7型號的FPGA和8通道的AD7606構成一個數據采集系統(DAS)。在QuarterⅡ平臺下，將編譯好的Verilog語言用Jtag下載到FPGA里面，通過QuarterⅡ自帶的SignalTap邏輯分析儀實時抓取采集的數據，分析處理。本實施例的基于FPGA的高速AD采集的設計方法，包含以下幾點：