[發明專利]一種基于FPGA的高速AD采集的設計方法

在審

• 申請號: 201611200015.8
• 申請日: 2016-12-22
• 公開（公告）號: CN106771539A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 張杭;劉歡;張宏揚;張宇培;丁潔
• 申請（專利權）人: 南京因泰萊電器股份有限公司
• 主分類號: G01R19/25
• 分類號: G01R19/25;G05B19/042;H03M1/22;H03M1/50
• 代理公司: 南京知識律師事務所32207
• 代理人: 張蘇沛

1.一種基于FPGA的高速AD采集的設計方法，其特征在于：

以FPGA芯片為控制核心，采用8通道16位高精度的AD7606進行數據采集,通過設計正確的AD時序來提高采集數據的速度，縮短采樣時間，AD7606和FPGA接口模式為高速串行接口，將8個通道的實時電壓值經過AD轉換成16位二進制數，然后發送給FPGA進行后續的處理。

2.根據權利要求1所述的基于FPGA的高速AD采集的設計方法，其特征在于：利用高集成度EP4CE55F23I7配合16位高精度8通道AD7606采集數據。

3.根據權利要求1所述的基于FPGA的高速AD采集的設計方法，其特征在于：采用AD7606的高速串行接口傳輸數據，nP/S/BSEL接3.3V高電平，將RANGE接口接地，表示AD輸入模擬電壓值處于-5V至+5V之間，并且把Busy和Firstdata接口置空，表示不用這兩個接口。

4.根據權利要求3所述的基于FPGA的高速AD采集的設計方法，其特征在于：AD7606有三種數字接口，分別是字節模式，并行模式以及串行模式，采用AD7606的高速串行接口，將nP/S/BSEL引腳接3.3V的高電平，其余的DB0-DB6和DB9-DB15口分別接地，將CONVA和CONVB連接在一起，表示同步采樣。

5.根據權利要求1所述的基于FPGA的高速AD采集的設計方法，其特征在于：設計的AD7606時序里面，一等待完AD轉換時間，就將CS和SCLK置低電平，即開始讀取數據。

6.根據權利要求5所述的基于FPGA的高速AD采集的設計方法，其特征在于：設計的AD7606時序里面，將每個采樣間隔減少。

7.根據權利要求5所述的基于FPGA的高速AD采集的設計方法，其特征在于：通過雙Dout線路回讀數據。