[發明專利]靜電放電保護電路及靜電放電保護的深次微米半導體元件

在審

• 申請號: 201611199129.5
• 申請日: 2016-12-22
• 公開（公告）號: CN108231758A
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 林欣逸;謝協縉
• 申請（專利權）人: 臺灣類比科技股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;鮑俊萍

本發明公開了一種靜電放電保護電路及其靜電放電保護的深次微米半導體元件，該深次微米半導體元件的一漏極所對應的濃摻雜區與其相鄰的淡摻雜區交界處向外推開，使其交界處與最近的一柵極絕緣層側壁保持一間隔，而不與柵極絕緣層側壁切齊；如此，深次微米半導體元件的漏極與源極不因深次微米工藝的較小布局規則而過近，有效提升深次微米元件的靜電放電耐受力。

技術領域

本發明涉及一種深次微米半導體元件，尤其涉及一種靜電放電保護的深次微米半導體元件。

背景技術

由于集成電路的內部元件容易受靜電放電而損傷，因此靜電放電防護工程對于集成電路尤其重要。請參閱圖6所示，由于靜電容易透過集成電路50的輸入/輸出墊52對其內部元件51放電，因此會在各輸入/輸出墊52設置一靜電放電防護電路511，主要包含有相互串接的一PMOS(P-type metal-oxide-semiconductor元件MP及一NMOS(N-type metal-oxide-semiconductor)元件MN；其中PMOS元件MP與NMOS元件MN的串接節點連接至對應的輸入/輸出墊52，而PMOS元件MP的柵極G與源極S連接至系統電源的高電位端VDD，而NMOS元件的柵極G及源極S則連接至系統電源的低電位端VSS。

再請配合參閱圖7A及圖7B所示，為該靜電放電防護電路511的NMOS元件MN的半導體結構，于一P型半導體基板500的一P型阱501上表面形成一柵極結構60，再以該柵極結構60作為一遮蔽掩膜，向P型阱501形成n-淡摻雜區62；之后，該柵極結構60兩外側分別形成有一柵極絕緣層側壁61，再以該柵極結構60及該柵極絕緣層側壁61作為遮蔽掩膜，向P型阱形成N+濃摻雜區63；因此，相鄰的n-淡摻雜區62及N+濃摻雜區63交界處會與最近的柵極絕緣層側壁61切齊。該NMOS元件MN的該柵極結構20下方的兩側則分別形成有n-淡摻雜區62及N+濃摻雜區63，分別作為NMOS元件的漏極S及源極D用。

由于此一NMOS元件MN與連接該輸入/輸出墊52連接，為保護內部內電路51不受靜電損傷，在靜電接觸該輸入/輸出墊52時，其導通速度要較內部電路11的元件導通速度更快，以將靜電放電電流渲泄至系統電源的低電位VSS，達到靜電放電防護的效果。因此，為使該NMOS元件MN的導通速度加快，于各該N+濃摻雜區63上表面形成有一金屬硅化物層64，提供一低接觸電阻，提升操作速率。

然而，隨著半導體技術演進，集成電路的元件由微米尺寸縮小至深次微米尺寸(MOS柵極寬度小于0.18um)，雖然集成電路因此提高了元件積集度(integration)，但也因為深次微米的集成電路布局規則(VLSI layout rule)相對縮小，使得靜電放電防護電路的PMOS、NMOS元件的漏極與源極之間的距離過近，造成抗靜電能力減弱；又因為PMOS、NMOS元件尺寸縮小，靜電放電電流更容易通過PMOS、NMOS元件的表面信道，而燒毀PMOS、NMOS元件。

因此，目前集成電路的靜電放電防護電路的深次微米元件，需進一步提高其靜電放電耐受力，避免受靜電損傷。

發明內容

本發明主要目的是提供一種靜電放電保護電路及其靜電放電保護的深次微米半導體元件，以解決現有技術靜電防護用的深次微米元件的靜電放電耐受力不足的缺陷。

欲達上述目的所使用的主要技術手段是令該具靜電放電保護的深次微米元件包含有：

一柵極結構，形成在一半導體基板上；

二柵極絕緣層側壁，分別形成在該柵極結構的二相對外側；

二淡摻雜區，分別形成在該半導體基板中，并分別位于對應的柵極絕緣層側壁下；

二濃摻雜區，分別形成在該半導體基板中，并分別位于對應淡摻雜區的外側處；其中一漏極所對應的該濃摻雜區與其相鄰的淡摻雜區之間的交界處，與最近的柵極絕緣層側壁保持一間隔；