[發明專利]一種漏電測試結構

在審

• 申請號: 201611194782.2
• 申請日: 2016-12-22
• 公開（公告）號: CN106653733A
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 陳海波;吳建偉;徐海銘;洪根深
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 總裝工程兵科研一所專利服務中心32002
• 代理人: 楊立秋

技術領域

本發明涉及半導體集成電路制造工藝領域，更具體地涉及半導體集成電路的漏電測試結構。

背景技術

隨著半導體新材料、新技術和新制造工藝的持續發展，單個半導體芯片上將集成更多的器件。隨著元器件的尺寸越來越小，元器件之間的距離也越來越小，當半導體制作工藝過程中出現任何異常都將導致元器件之間出現短路或者漏電，那么半導體芯片上元器件之間的漏電便成為一項必須嚴格監測的項目。本發明了提出一種改進的交叉梳狀漏電測試結構，該結構主要由兩個橫豎交叉互相不重疊的梳狀結構和一個蛇形結構組成，可以用于監控N-well、多晶Poly、Metal之間等多種結構(design rule check structure)的漏電問題。

在現有技術中，中芯國際集成電路制造有限公司的實用新型專利“漏電測試結構”(CN201220748480.6)中，公布了一種測試結構，用于晶圓可接受性測試，由多晶硅區及有若干首尾相連的金屬線和介質層構成其，漏電測試結構的多晶硅區內多晶硅的密度不同。主要作用反映元器件的多晶硅密度不同的情況及由多晶硅密度差異引起的金屬線以及介質層平整度的差異。其實施例如圖1。

可以看出，現有技術中通常采用簡單的環形結構和條形結構進行漏電測試，結構相對比較簡單，實際電路結構的復雜多樣性，不能有效測試出驗證結構之間的漏電問題。

現有技術中的各種測試方法都存在很多問題，或適用性太差或者測試過程中的其他影響因素較多，很難對測試結果進行分析評價，得不到準確測試結果，因此，需要有更加有效地測試結構及方法，以保證在器件測試過程中的穩定性。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明的目的在于提出一種漏電測試結構，以更加精確的反映出半導體器件的漏電情況，包括：兩個梳狀結構，兩個梳狀結構相互交叉，互不接觸；一個用于隔離梳狀結構的蛇形結構；位于所述的兩條梳狀結構之上的上層金屬條，所述金屬條與梳狀結構和蛇形結構之間是SiO2絕緣介質層，所述金屬條通過接觸孔或者通孔與所述梳狀結構形成導電連接。

進一步的，所述的兩個梳狀結構中每個梳狀結構由橫豎兩種梳齒構成，梳齒數量可以根據需求設計，兩個梳狀結構的橫豎位置是相對關系。

進一步的，所述的兩個梳狀結構中每個梳狀結構條寬度a、條間距b以及兩個梳狀結構間距c根據工藝節點設計需求可以進行調節。

進一步的，所述的用于隔離梳狀結構的蛇形結構，結構是SiO2絕緣介質層。

進一步的，所述的兩個梳狀結構，結構可以是多晶硅或者金屬。

在以上發明的基礎上，進一步改進，所述蛇形結構上方的設置多晶柵蛇形結構；設置圍繞所述兩個梳狀結構的阱環形結構；位于兩個梳狀結構和多晶柵蛇形結構之上的上層設置金屬條，所述金屬條通過接觸孔與所述梳狀結構、多晶柵蛇形結構和阱環形結構形成導電連接。

進一步的，所述的環形結構為p型或n型。

進一步的，所述的環形結構與兩個梳狀結構的間距根據工藝節點設計需求進行調節。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了現有技術解決方案及本發明的實施例，用來解釋本發明的裝置、原理及改進之處。附圖中，

圖1為現有技術實施例結構示意圖；

圖2為本發明中兩梳狀結構，梳狀結構1和梳狀結構2的示意圖；

圖3為本發明中蛇狀結構的示意圖；

圖4為本發明中的環形有源區結構的示意圖；

圖5為具體實施例1漏電測試結構示意圖；

圖6為具體實施例2漏電測試結構示意圖。

具體實施方式

為了便于理解本發明，下面將參照相關附圖對本發明進行更全面的描述。附圖中給出了本發明的較佳實施例。但是，本發明可以以許多不同的形式來實現，并不限于本文所描述的實施例。相反地，提供這些實施例的目的是使對本發明的公開內容的理解更加透徹全面。

除非另有定義，本文所使用的所有的技術和科學術語與屬于本發明的技術領域的技術人員通常理解的含義相同。本文中在本發明的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在限制本發明。本文所使用的術語“和/或”包括一個或多個相關的所列項目的任意的和所有的組合。