[發明專利]具有堆疊半導體管芯的半導體器件結構

有效

• 申請號: 201611193565.1
• 申請日: 2016-12-21
• 公開（公告）號: CN106960835B
• 公開（公告）日: 2019-12-27
• 發明（設計）人: 高敏峰;楊敦年;劉人誠;黃薰瑩
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538
• 代理公司: 11409 北京德恒律治知識產權代理有限公司
• 代理人: 章社杲;李偉

本發明實施例提供了一種半導體器件結構，半導體器件結構包括第一半導體管芯和第二半導體管芯。半導體器件結構還包括位于第一半導體管芯和第二半導體管芯之間的鈍化層，以及鈍化層直接接合至第二半導體管芯的第二層間介電層。半導體器件結構還包括位于通穴中并且直接接合至第二半導體管芯的第二導電線的導電部件。半導體器件結構還包括位于導電部件和鈍化層之間的第二阻擋層，第二阻擋層覆蓋導電部件的側壁和導電部件的靠近第一半導體管芯的表面。本發明實施例涉及具有堆疊半導體管芯的半導體器件結構。

技術領域

本發明實施例涉及具有堆疊半導體管芯的半導體器件結構。

背景技術

半導體器件用于諸如個人電腦、手機、數碼相機和其它電子設備的各種電子應用中。半導體器件的制造包括：在半導體襯底上方依次沉積絕緣或介電層、導電層和半導體層以及使用光刻和蝕刻工藝圖案化各個材料層以在半導體襯底上形成電路組件和元件。

半導體工業通過最小部件尺寸的持續減小而不斷改進各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成度，這允許更多組件集成到給定面積內。顯著提高了輸入/輸出(I/O)連接件的數量。發展了占用更小面積和更小高度的更小的封裝結構以封裝半導體器件。例如，在嘗試進一步增加電路密度的過程嘗試中，已經研究了三維(3D)IC。

已經開發新的封裝工藝以提高半導體器件的密度和功能。這些相對新型的半導體封裝工藝面臨制造挑戰。

發明內容

根據本發明的一個實施例，提供了一種半導體器件結構，包括：第一半導體管芯，具有第一層間介電層和形成在所述第一層間介電層中的第一導電線；第二半導體管芯，具有第二層間介電層、形成在所述第二層間介電層中的第二導電線和位于所述第二導電線和所述第二層間介電層之間的第一阻擋層；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第二層間介電層；通穴，穿透所述鈍化層；導電部件，位于所述通穴中，其中，所述導電部件直接接合至所述第二導電線；以及第二阻擋層，位于所述導電部件和所述鈍化層之間，其中，所述第二阻擋層覆蓋所述導電部件的側壁和所述導電部件的相對于所述第二半導體管芯更靠近所述第一半導體管芯的表面。

根據本發明的另一實施例，還提供了一種半導體器件結構，包括：第一半導體管芯；第二半導體管芯，接合在所述第一半導體管芯上；襯底穿孔，穿透所述第二半導體管芯的半導體襯底；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第二半導體管芯的所述半導體襯底；通穴，穿透所述鈍化層；以及導電部件，位于所述通穴中，其中，所述導電部件接合至所述襯底穿孔。

根據本發明的又一實施例，還提供了一種半導體器件結構，包括：第一半導體管芯，具有第一層間介電層、位于所述第一層間介電層中的第一導電線和位于所述第一層間介電層和所述第一導電線之間的第一阻擋層；第二半導體管芯，堆疊在所述第一半導體管芯上，所述第二半導體管芯具有第二層間介電層、位于所述第二層間介電層中的第二導電線和位于所述第二層間介電層和所述第二導電線之間的第二阻擋層；第三半導體管芯，堆疊在所述第二半導體管芯上；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第一層間介電層和所述第二層間介電層的一個；通穴，穿透所述鈍化層；導電部件，位于所述通穴中，其中，所述導電部件直接接合至所述第一導電線和所述第二導電線的一個；以及第三阻擋層，位于所述導電部件和所述鈍化層之間，其中，所述第三阻擋層覆蓋所述導電部件的側壁并且與所述第二導電線和所述第一導電線的一個直接接觸。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。事實上，為了清楚討論，各個部件的尺寸可以任意增大或減小。

圖1A至圖1E是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。