[發明專利]集成電路芯片及其制作方法

在審

• 申請號: 201611190566.0
• 申請日: 2016-12-21
• 公開（公告）號: CN106601715A
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 肖明;姚澤強;李恒;銀發友
• 申請（專利權）人: 成都芯源系統有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L21/48
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路芯片，尤其涉及一種集成電路芯片與外部電路的連接結構和制作方法。

技術背景

隨著微電子封裝尺寸越來越小，倒裝芯片封裝逐漸代替傳統的導線封裝成為主流。

倒裝芯片封裝利用銅柱加焊料凸塊將芯片的電極耦接到封裝框架、封裝襯底或者電路板。其中芯片可能包括多個電極用于接收或者傳輸信號。

隨著芯片面積越來越小，連接不同電極的相鄰金屬走線之間的間隙越來越小。此時，芯片若工作于高壓高濕的環境中或者芯片自身具有大功率的情況下，很容易在連接不同電極的相鄰金屬走線之間發生離子遷移現象，從而導致連接不同電極的相鄰金屬走線之間發生短接，從而導致芯片失效。

因此需要一種技術可以在金屬走線相鄰間隙越來越小的情況下顯著減小或者避免離子遷移現象的發生。

發明內容

本發明一實施例提出了一種集成電路芯片，該集成電路芯片包括：襯底，制作有集成電路和金屬層，其中金屬層電氣耦接至集成電路；鈍化層，覆蓋在襯底上；通孔，位于鈍化層中；再布線層，分布于通孔中和鈍化層的部分區域上，通過通孔電氣耦接至金屬層，再布線層具有上表面和側面；第一介質層，分布在再布線層的上表面和側面，第一介質層具有上表面和側面；以及第二介質層，分布在第一介質層上表面的部分區域、側面以及鈍化層的剩余區域。

本發明一實施例提出了一種集成電路芯片，該集成電路芯片包括：襯底，制作有集成電路和金屬層，其中金屬層電氣耦接至集成電路；鈍化層，覆蓋在襯底上；第一連接單元和第二連接單元，每個連接單元各包括：通孔，分布在鈍化層中；再布線層，分布于通孔中和鈍化層的部分區域上，通過通孔電氣耦接至金屬層，再布線層具有上表面和側面；以及第一介質層，覆蓋在再布線層的上表面和側面，第一介質層具有上表面和側面；以及第二介質層，覆蓋在第一介質層上表面的部分區域、側面以及鈍化層的剩余區域上。

本發明一實施例提出了一種制造集成電路芯片的方法，該方法包括：在制作有集成電路和金屬層的襯底上形成鈍化層；在鈍化層中形成通孔；在鈍化層表面的部分區域以及通孔中形成再布線層；以化學鍍的方法在再布線層的上表面和側面形成第一介質層；以及在第一介質層上以及鈍化層表面的剩余區域上形成第二介質層。

根據本申請提供的集成電路芯片及其制作方法，通過給再布線層的上表面和側面電鍍第一介質層，且在第一介質層上表面的部分區域以及鈍化層的部分區域覆蓋第二介質層，阻止了再布線層離子遷移，并且可以有效的防止不同焊接凸起結構由于變形或者濺落所導致的短路現象。

附圖說明

為了更好的理解本發明，將根據以下附圖對本發明的實施例進行描述。這些附圖僅用于示例。附圖通常僅示出實施例中的部分特征，并且附圖不一定是按比例繪制的。

圖1給出了根據本發明一實施例的集成電路芯片100的局部示意圖。

圖2給出了根據本發明另一實施例的集成電路芯片200的局部示意圖。

圖3給出了根據本發明又一實施例的集成電路芯片300的局部示意圖。

圖4-16給出了制作如圖1所示集成電路芯片100的流程剖面圖。

不同示意圖中的相同的附圖標記表示相同或者相似的部分或特征。

具體實施方式

下面將詳細描述本發明的具體實施例，應當注意，這里描述的實施例只用于舉例說明，并不用于限制本發明。在以下描述中，為了提供對本發明的透徹理解，闡述了大量特定細節。然而，對于本領域普通技術人員顯而易見的是，不必采用這些特定細節來實行本發明。在其它實施例中，為了避免混淆本發明，未具體描述公知的電路、材料或方法。