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[發明專利]一種NVM測試讀取加速方法及電路在審

專利信息
申請號: 201611189047.2 申請日: 2016-12-21
公開(公告)號: CN106653096A 公開(公告)日: 2017-05-10
發明(設計)人: 王輝 申請(專利權)人: 北京中電華大電子設計有限責任公司
主分類號: G11C29/56 分類號: G11C29/56
代理公司: 暫無信息 代理人: 暫無信息
地址: 102209 北京市昌平區北七家鎮未*** 國省代碼: 北京;11
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摘要:
搜索關鍵詞: 一種 nvm 測試 讀取 加速 方法 電路
【說明書】:

技術領域

發明屬于集成電路芯片的測試設計領域,具體涉及可測性設計領域,通過內部并行自動數據比較可有效提高NVM存儲器的讀取比較數據速度。

背景技術

圓片測試在半導體產品的制造過程中起著十分重要的作用,從芯片被加工制造出來,到交到最終客戶手中,經過了多次不同的測試,保證著產品的質量。而隨著半導體工藝技術進步和設計復雜度逐漸提升,對芯片測試成本產生了巨大的沖擊。測試時間變長,使芯片開發周期加長;測試成本增加,使整顆芯片成本激增。隨著NVM容量也越來越大,NVM測試時間增長迅速,數據讀取比較作為判斷NVM存儲數據是否正確的主要方法,所需的時間也增加顯著。傳統的讀取方法采用將數據讀出到I/O并串行輸出進行比對的方式,其讀出效率低,測試時間長,并且隨著NVM容量變大呈現倍數增長。

鑒于上述原因,需要盡可能的縮減測試成本,因此優化NVM測試的讀操作顯得尤為重要,其帶來的好處也顯而易見,可以大幅降低測試時間,從而降低測試成本。

通過分析NVM的測試基本方法,發現NVM測試中大量使用了一些特征Pattern,每次讀出的數據有規律可循,目前主流的測試流程中包含以下幾種特定的測試Pattern:全“0”Pattern,全“1”Pattern,Checkerboard Pattern,INV Checkerboard Pattern,AA Pattern,55Pattern,Diagonal Pattern和Erase disturb Pattern。因此可以通過設計一種加速電路來提高讀取速度。

發明內容

本發明的目的在于解決測試時NVM在特征Pattern的串行讀取數據消耗時間長的問題,通過硬件實現內部并行數據讀出比較以提高速度。

本發明是一種NVM測試讀取加速方法,采用全硬件的實現方案,詳細的技術方案描述如下:

本發明的硬件電路包括:一個地址生成邏輯、一個NVM存儲器、一個比較數據生成邏輯、一個數據比較邏輯、若干組用于裝載信息的數據寄存器(用于配置選擇電路功能和臨時數據存儲,包括:片選寄存器、起始地址寄存器、結束地址寄存器、Pattern類型寄存器、原始數據寄存器和Pattern數據參考寄存器)、以及其它相關的組合邏輯等等。

所述的地址生成邏輯讀取片選寄存器、起始地址寄存器、結束地址寄存器和Pattern類型寄存器的值,進行NVM地址的控制,控制每次讀出數據的地址,并將此地址寫回起始地址寄存器中。地址生成邏輯接收比較邏輯輸出的fail信號,若fail信號為1,則會將NVM地址停止變化。地址生成邏輯判斷其輸出給NVM的地址和結束地址寄存器的值相等時,則會將finish信號輸出為1,表示測試結束。

所述的用于存儲芯片信息的NVM存儲器,接收地址生成邏輯產生的控制信號,并輸出相應地址的存儲數據。

所述的比較數據生成邏輯讀取Pattern類型寄存器、原始數據寄存器和接收地址生成邏輯產生地址的值,計算出本次需要比較的值,存儲在Pattern比較參考寄存器中。

所述的比較邏輯將NVM存儲器輸出數據和Pattern比較參考寄存器中數據進行比較,若相等則輸出fail信號為0,若不相等,則fail信號為1。

本發明的工作原理如下:通過設置片選寄存器、起始地址寄存器、結束地址寄存器、Pattern類型寄存器的值和原始數據寄存器,讓地址生成邏輯根據不同的Pattern類型產生對應的地址控制,比較數據生成邏輯配合地址生成邏輯計算出期望的數據,存儲在Pattern數據參考寄存器中。NVM存儲器接收來自地址生成邏輯產生的地址和其他控制信號,輸出對應的存儲數據。比較邏輯將NVM存儲器輸出數據和Pattern數據參考寄存器中數據進行直接比較,若相等則fail信號無效繼續測試,直到地址生成邏輯產生finish信號。若不相等則fail信號有效,地址生成邏輯停止產生NVM地址等待命令。當fail時,可以通過讀取起始地址寄存器、Pattern數據參考寄存器和NVM中fail時地址數據來進行分析調試。

本發明所述NVM存儲器讀取加速方法為芯片內部讀出比對方法,能有效利用NVM存儲器的輸出最大帶寬,使得測試效率提升。

本發明所述NVM存儲器讀取加速方法,只有配置寄存器和啟動由軟件控制,后續所有操作均由硬件自動完成,實現高速自動讀比對。

附圖說明

圖1硬件電路原理圖

圖2自動讀比對流程圖

圖3 fail時分析調試流程圖

具體實施方式

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