[發(fā)明專利]一種電平轉(zhuǎn)換電路

有效

• 申請?zhí)枺?/td>: 201611187928.0
• 申請日: 2016-12-20
• 公開（公告）號: CN106849937B
• 公開（公告）日: 2023-05-30
• 發(fā)明（設(shè)計）人: 張寶君
• 申請（專利權(quán)）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 深圳國新南方知識產(chǎn)權(quán)代理有限公司 44374
• 代理人: 姜宇

本發(fā)明提供了一種電平轉(zhuǎn)換電路，通過分別在第一下拉開關(guān)單元和第二下拉開關(guān)單元上，和/或分別在第一上拉開關(guān)單元和第二上拉開關(guān)單元上并聯(lián)電壓輔助拉伸單元，以輔助第一下拉開關(guān)單元和第二下拉開關(guān)單元下拉電路電壓，和/或輔助第一上拉開關(guān)單元和第二上拉開關(guān)單元上拉電路電壓，這樣使得在導(dǎo)通的開關(guān)單元側(cè)的整體阻抗變小，驅(qū)動電流增大，提升了電路的下拉能力和/或上拉能力，從而在電平輸入端輸入的第二高電平電壓值較低或輸入電平信號速度很高的情況下，也可以很快速地將輸入電平轉(zhuǎn)換為符合接口電路要求的第一高電平電壓。

技術(shù)領(lǐng)域

本發(fā)明涉及電路領(lǐng)域，具體涉及一種電平轉(zhuǎn)換電路。

背景技術(shù)

電平轉(zhuǎn)換電路被廣泛應(yīng)用于各種接口電路及輸入輸出單元中來實現(xiàn)電平的邏輯轉(zhuǎn)換。通常而言，電路中提供的內(nèi)部邏輯高電源電壓是低于接口電壓的，無法滿足接口電壓的電壓需求，例如接口電壓一般為3.3V或5V，而電路中能夠提供的內(nèi)部邏輯高電源電壓為1.2V或2.5V，這就需要一個電平轉(zhuǎn)換電路來實現(xiàn)1.2V或2.5V到3.3V或5V的轉(zhuǎn)換，才能使該接口電路正常工作。

目前，常通過如圖1所示的電平轉(zhuǎn)換電路實現(xiàn)內(nèi)部邏輯高電源電壓到接口電壓的轉(zhuǎn)換，其中：第一NMOS(Negative?channel-Metal-Oxide-Semiconductor，N型金屬氧化物半導(dǎo)體)晶體管13a的柵極與輸入端10連接，源極接地，漏極與第一輸出端15a連接；第二NMOS晶體管13b的柵極通過以反相器11與輸入端10連接，源極接地，漏極與第二輸出端15b連接。第一PMOS(positive?channel?Metal?Oxide?Semiconductor，P型金屬氧化物半導(dǎo)體)晶體管14a柵極與第二輸出端15b連接，源極與第一高電平電源12(例如3.3V或5V電源)連接，漏極與第一輸出端15a連接；第二PMOS晶體管14b柵極與第一輸出端15a連接，源極與第一高電平電源12連接，漏極第二輸出端15b連接。

工作時，當輸入端10為邏輯低電平(例如接地)時，第一NMOS晶體管13a，柵極接收邏輯低電平，處于截止狀態(tài)；第二NMOS晶體13b，柵極接收由反相器處理得到的邏輯高電平(如1.2V)，處于導(dǎo)通狀態(tài)，第二輸出端15b與地線連通，從而第二輸出端15b輸出為低電平0V。同時，由于第一PMOS晶體管柵極與第二輸出端15b連接，第一PMOS晶體14a管柵極電壓為低電平0V，第一PMOS晶體管導(dǎo)通，使第一輸出端15a與第一高電平電源12連通，從而第一輸出端15a輸出為第一高電平(例如3.3V或5V)，實現(xiàn)了由低電平到高電平的轉(zhuǎn)換，同時由于第二PMOS晶體管14b柵極與第一輸出端15a連接，柵極電壓為第一高電平，故而第二PMOS晶體管截止，進一步保證了第二輸出端15b輸出為低電平0V。

當輸入端10為邏輯高電平時，其過程與上述相反，第一NMOS晶體管13a和第二PMOS晶體管14b導(dǎo)通，第二NMOS晶體管13b和第一PMOS晶體管14a截止，故而第一輸出端15a輸出為低電平0V，第二輸出端輸出為第一高電平。

然而，上述電平轉(zhuǎn)換電路在對輸入電平信號速度很高或輸入電平較低的電路進行到高電平轉(zhuǎn)換時，會受限于兩NMOS晶體管的下拉能力和兩PMOS晶體管的上拉能力，使得工作速度下降，甚至出現(xiàn)轉(zhuǎn)換邏輯混亂而不能實現(xiàn)轉(zhuǎn)換的現(xiàn)象。例如在深亞微米或超深亞微米工藝下的FPGA(Field-Programmable?Gate?Array，現(xiàn)場可編程門陣列)芯片中，其電路提供的輸入電平信號速度很高而且輸入電平較低，使用圖1所示的電平轉(zhuǎn)換電路就難以實現(xiàn)輸入電平到高電平轉(zhuǎn)換。

發(fā)明內(nèi)容

本發(fā)明要解決的主要技術(shù)問題是，現(xiàn)有的電平轉(zhuǎn)換電路在對輸入電平信號速度很高或電壓較低的電路進行到高電平轉(zhuǎn)換時，會受限于兩NMOS晶體管的下拉能力和兩PMOS晶體管的上拉能力，使得工作速度下降，甚至出現(xiàn)轉(zhuǎn)換邏輯混亂而不能實現(xiàn)轉(zhuǎn)換。