[發明專利]一種單芯片上多塊嵌入式存儲器的內建自測試設計方法

有效

• 申請號: 201611179345.3
• 申請日: 2016-12-19
• 公開（公告）號: CN106816178B
• 公開（公告）日: 2020-02-21
• 發明（設計）人: 喻賢坤;姜爽;王莉;彭斌;樊旭;孔瀛;袁超
• 申請（專利權）人: 北京時代民芯科技有限公司;北京微電子技術研究所
• 主分類號: G11C29/16
• 分類號: G11C29/16
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 臧春喜

一種單芯片上多塊嵌入式存儲器的內建自測試設計方法，該方法根據芯片上存儲器的工作頻率、大小、端口類型、數量以及版圖布局來確定合理的存儲器內建自測試方案和結構，在設計中插入多塊存儲器內建自測試邏輯，實現串行和并行測試的多種組合測試方式，達到存儲器的測試時間、測試成本、測試功耗、測試邏輯所增加面積的最優化，提高測試效率，并有利于版圖設計時的布局布線和時序收斂；增加時鐘選擇邏輯電路，能夠實現在速測試和低速測試；此外，增加存儲器的旁路邏輯，能夠消除存儲器陰影邏輯帶來的數字邏輯掃描測試時的測試覆蓋率的損失，提升測試覆蓋率。

技術領域

本發明涉及一種單芯片上多塊嵌入式存儲器的存儲器內建自測試(MemoryBuilt-In Self Test，MBIST)設計方法，特別是各個存儲器工作頻率相差較大、版圖位置相隔較遠時的MBIST設計方法，屬于半導體數字集成電路設計和測試領域，主要應用于半導體數字集成電路的片上嵌入式存儲器的MBIST設計過程。

背景技術

隨著集成電路的發展，芯片集成度迅速提高，而嵌入式存儲器在整個芯片內部所占的比例越來越大，采用更快、更大的片上存儲器是未來必然的發展趨勢。基于功能向量測試存儲器的方法，受測試難度、測試覆蓋率、測試效率的制約，已經不為芯片設計廠商所接受。目前，存儲器測試最常用的測試方法是MBIST，即采用電子設計自動化(ElectronicDesign Automation，EDA)軟件工具，針對不同的故障類型，采用對存儲器相應的讀寫操作算法，在電路內部插入存儲器自測試邏輯結構，通過對片上嵌入式存儲器的讀寫操作，并將存儲器的輸出與預期的結果在芯片內部進行比較，判斷存儲器是否存在故障，從而完成存儲器的測試。

由于在以往芯片中集成存儲器數量不是很大,并且存儲器測試邏輯本身會占用一定的面積和功耗，傳統的做法是采用一個控制器進行全部存儲器的MBIST測試；同時，存儲器測試時鐘采用與功能時鐘復用的形式，無法實現對MBIST測試時鐘的靈活控制；此外，在掃描測試時，由于存儲器的輸出是不可控的，所以對于掃描測試覆蓋率是一種損失，會帶來掃描測試覆蓋率的降低。

目前，單芯片很多情況下具有豐富的功能，往往在芯片內部集成大量的分塊式的存儲器用于實現各自不同的數據或程序存儲功能，并且布局在芯片的不同位置，如果在芯片內部只插入一個控制器，則會使得整塊芯片的全部存儲器測試時間很大，尤其在大批量供貨的產品中，使得測試成本變得難以接受，并且帶來版圖設計的布線過程中存在繞線過長問題，使得時序難以收斂。

發明內容

本發明要解決的技術問題是：克服現有技術的不足，提供一種單芯片上多塊嵌入式存儲器的內建自測試設計方法，能夠有效提高測試效率，增加測試靈活性，同時實現時序的快速收斂，提升測試覆蓋率，降低測試成本。

本發明的技術解決方案是：一種單芯片上多塊嵌入式存儲器的內建自測試設計方法，包括以下步驟：

(1)根據單芯片上每個存儲器的工作頻率、位寬、大小、端口類型，為每個存儲器產生內建自測試庫；

(2)根據每個存儲器的工作頻率、位寬、大小、端口類型以及版圖布局，確定控制器的個數以及每個控制器對應測試的存儲器，以保證每個控制器的總測試時間均衡；

(3)為單芯片增加N個存儲器測試時鐘端口、存儲器測試邏輯復位端口bist_rst、N個存儲器測試使能端口、掃描測試模式端口scan_mode、N個存儲器測試通過端口、N個存儲器測試失效端口，其中N為控制器的個數；

(4)利用MBIST測試邏輯插入工具，根據新增加的芯片端口和每個存儲器的內建自測試庫，生成每個存儲器的自測試邏輯，并插入到單芯片中；

(5)在單芯片上為每個控制器增加時鐘選擇邏輯電路，所述時鐘選擇邏輯電路根據外部輸入工作模式控制信號確定單芯片處于工作模式還是存儲器自測試模式，并在單芯片處于存儲器自測試模式時根據外部輸入的存儲器測試邏輯時鐘選擇信號確定存儲器的自測試時鐘，并輸出給對應的控制器；