[發明專利]用于金屬柵極的制造工藝

有效

• 申請號: 201611170270.2
• 申請日: 2016-12-16
• 公開（公告）號: CN106783741B
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐偉

本公開內容的一個方面是一種通過在第二金屬柵極型晶體管區域(例如，NMOS)的虛柵極之上形成氮化硅(SiN)層以避免PMOS柵極的CMP過程中的虛柵極損耗來制造金屬柵極的方法。該方法可包括在執行圖案化工藝以移除PMOS和NMOS區域處的硬掩模之后，在NMOS區域之上形成SiN層；執行圖案化工藝切開該PMOS區域并在該PMOS區域中填充柵極材料；執行CMP以拋光PMOS的頂表面使得該拋光在SiN處停止。以此方式，可降低第一鋁CMP步驟期間的虛柵極損耗并由此相比于常規方法可以降低虛柵極的初始高度，并且相比于常規方法改善了虛柵極的填充工藝。

技術領域

本發明涉及半導體工藝與器件。

背景技術

自從早年德州儀器的Jack Kilby博士發明了集成電路之時起，科學家們和工程師們已經在半導體器件和工藝方面作出了眾多發明和改進。近50年來，半導體尺寸已經有了明顯的降低，這轉化成不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發展大致遵循著摩爾定律，摩爾定律大致是說密集集成電路中晶體管的數量約每兩年翻倍。現在，半導體工藝正在朝著20nm以下發展，其中一些公司正在著手14nm工藝。這里僅提供一個參考，一個硅原子約為0.2nm，這意味著通過20nm工藝制造出的兩個獨立組件之間的距離僅僅約為一百個硅原子。

半導體器件制造因此變得越來越具有挑戰性，并且朝著物理上可能的極限推進。華力微電子有限公司^TM是致力于半導體器件和工藝研發的領先的半導體制造公司之一。

在制造典型柵極尺寸小于50nm的晶體管時，所謂的“高k/金屬柵極”(HKMG)技術已經普及。根據HKMG制造工藝流程，包括在柵電極中的絕緣層由高k材料構成。這與常規的氧化物/多晶硅(poly/SiON)方法相反，在常規的氧化物/多晶硅方法中，柵電極絕緣層通常由氧化物構成，在基于硅的器件情況下優選二氧化硅或氮氧化硅。目前，有兩種不同的方法在半導體制造工藝流程中實現HKMG。第一種方法稱為柵極-首先，制造工藝流程類似于傳統poly/SiON方法過程中采取的流程。首先形成柵電極，包括高k電介質膜和功函數金屬膜，繼之以后續的晶體管制造階段，例如，源極區域和漏極區域的限定、部分基板表面的硅化、金屬化等等。另一方面，根據也稱之為柵極-最后或替換柵極的第二種方案，在存在犧牲虛柵極的情況下執行各個制造階段，諸如摻雜劑離子注入、源極區域和漏極區域形成以及基板硅化。該虛柵極在高溫源極/漏極成型以及所有硅化物退火周期都已執行之后由真實的柵極替代。

發明內容

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳細的描述之序。

根據本發明的一方面，提供了一種用于制造半導體器件的金屬柵極的方法，該方法包括提供襯底；在該襯底上提供第一金屬柵極型晶體管區域和第二金屬柵極型晶體管區域，其中該第一金屬柵極型晶體管區域和該第二金屬柵極型晶體管區域的每一者包括虛柵極；在該第一金屬柵極型晶體管區域和該第二金屬柵極型晶體管區域周圍提供零階層間介電ILD0層；在該ILD0層之上形成硬掩模層；執行圖案化處理以移除部分硬掩模層以露出該第一金屬柵極型晶體管區域和該第二金屬柵極型晶體管區域處的虛柵極；在該第二金屬柵極型晶體管區域處的虛柵極之上形成氮化硅SiN層；執行圖案化工藝以移除該第一金屬柵極型晶體管區域中的虛柵極并在該第一金屬柵極型晶體管區域中形成第一金屬柵極，該第一金屬柵極為第一金屬柵極型；執行第一化學機械拋光(CMP)工藝以拋光該第一金屬柵極型晶體管區域中的該第一金屬柵極以使得該CMP工藝在該SiN層處停止；以及移除該SiN層。

附圖說明

圖1A-1F示出用于制造半導體器件的傳統兩步法CMP工藝的過程。