[發明專利]一種雷達信號處理系統

有效

• 申請號: 201611169624.1
• 申請日: 2016-12-16
• 公開（公告）號: CN106886177B
• 公開（公告）日: 2020-07-17
• 發明（設計）人: 李宗凌;何聯俊;鄭波;鄭珂;燕一松;張岱
• 申請（專利權）人: 北京華航無線電測量研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 北京天達知識產權代理事務所(普通合伙) 11386
• 代理人: 張春;彭霜

本發明涉及一種雷達信號處理系統，所述FPGA預處理模塊，用于對雷達信息進行預處理；所述DSP處理陣列，用于對預處理后的雷達信息進行處理；所述多模加載模塊，用于根據不同指令將不同的預處理程序加載到FPGA預處理模塊；所述功耗管理模塊，用于對系統的電源功耗進行管理；所述狀態監管模塊，用于將所述系統的狀態信息發送到雷達系統的主控單元，并接收所述主控單元的反饋信息。該系統采用FPGA+DSP的硬件處理架構，發揮FPGA和DSP的各自特點，完成復雜雷達信息處理算法實時運算，可實現密集信息處理最大效費比；采用DDR3和高速SRAM技術解決了DSP和FPGA的內存瓶頸問題。

技術領域

本發明屬于數字信號處理領域，涉及一種雷達信號處理系統，尤其涉及一種用于TI公司的C6678和Xilinx公司高性能FPGA-V6芯片為主處理器的信號處理系統。

背景技術

隨著復雜雷達信號處理算法的引入，對硬件系統的計算能力和實時性提出了更高的要求。當前，采用并行處理技術是提高處理性能的一個重要途徑。為了滿足信號處理對于處理性能不斷增長的需求，多處理器并行協同處理是提高系統處理能力的有效方法。

雷達系統的一個重要發展趨勢是運算的實時性和數據的高吞吐率，特別是在SAR成像雷達系統中，數據的運算、傳輸、存儲與讀取已成為制約性能指標的關鍵瓶頸之一。傳統的雷達信號處理系統功能受限，兼容性差且設備規模較大，嚴重影響了系統的通用性、靈活性和擴展能力，已無法滿足現代雷達高速實時的信號處理需求。

信號處理系統作為整個數字信號處理系統的核心，要求有極高的運算能力和數據吞吐能力。高速串行數據傳輸技術的高帶寬，低誤碼，高靈活性等特點使其成為新型雷達信號處理系統總線技術的主流，傳統PCI/CPCI等并行共享總線標準已無法滿足高精度、高分辨率雷達的海量數據傳輸需要。

發明內容

針對以上問題，本發明采用TI的Keystone系列高性能多核DSP處理器TMS320C6678以及Xilinx公司的大規模FPGA-V6芯片組成了基于4DSP+FPGA架構的高性能、高集成度、高密度、低功耗的硬件系統，可應用于SAR/ISAR成像、單脈沖探測、SAR圖像匹配識別等雷達信號處理領域。該硬件系統硬件邏輯資源豐富，處理能力強大，通過SRIO、GTX、PCIe及Heyperlink等多種先進的高速串行接口實現處理器和設備之間的數據通信和互連，預留了包括LVDS、TTL等多種外部接口用來增強該信號處理系統的通用性和可擴展能力。外部存儲陣列采用DDR3技術擴展了存儲容量和提升了訪問速率。通過高性能處理陣列、高速總線互連和存儲陣列地構建，該系統可實現海量數據處理、存儲和傳輸。

本發明的技術方案如下：

一種雷達信號處理系統，包括：FPGA預處理模塊、DSP處理陣列、存儲陣列、多模加載模塊、功耗管理模塊以及狀態監管模塊；其中，

所述FPGA預處理模塊，用于對雷達信息進行預處理；

所述DSP處理陣列，用于對預處理后的雷達信息進行處理；

所述存儲陣列，用于對所述FPGA預處理模塊和所述DSP處理陣列處理的雷達信息進行存儲；

所述多模加載模塊，用于根據不同指令將不同的預處理程序加載到FPGA預處理模塊；

所述功耗管理模塊，用于對系統的電源功耗進行管理；

所述狀態監管模塊，用于將所述系統的狀態信息發送到雷達系統的主控單元，并接收所述主控單元的反饋信息。

進一步的，所述DSP處理陣列由4個處理器構成；所述4個處理器被平均分成兩組，構成兩個子處理模塊，每個所述子處理模塊均包括一個主處理器和一個協處理器；兩個子處理模塊間通過SRIO和Gbe總線實現全雙工的數據交互；主處理器和協處理器間通過Heyperlink和PCIe高速串行總線實現全雙工的數據交互。