[發明專利]一種雷達信號處理系統

有效

• 申請號: 201611169624.1
• 申請日: 2016-12-16
• 公開（公告）號: CN106886177B
• 公開（公告）日: 2020-07-17
• 發明（設計）人: 李宗凌;何聯俊;鄭波;鄭珂;燕一松;張岱
• 申請（專利權）人: 北京華航無線電測量研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 北京天達知識產權代理事務所(普通合伙) 11386
• 代理人: 張春;彭霜

1.一種雷達信號處理系統，其特征在于，所述系統包括：FPGA預處理模塊、DSP處理陣列、存儲陣列、多模加載模塊、功耗管理模塊以及狀態監管模塊；其中，

所述FPGA預處理模塊，用于對雷達信息進行預處理；

所述DSP處理陣列，用于對預處理后的雷達信息進行處理；

所述存儲陣列，用于對所述FPGA預處理模塊和所述DSP處理陣列處理的雷達信息進行存儲；

所述存儲陣列主要由DDR3和DDR2 SRAM存儲陣列組成；其中，共有4片DDR2 SRAM與FPGA預處理模塊相連接，數據讀取方式采用雙沿觸發，用于數據傳輸的緩存或存儲脈壓匹配系數和二相碼；

所述多模加載模塊，用于根據不同指令將不同的預處理程序加載到FPGA預處理模塊；所述多模加載模塊包括控制單元FPGA和存儲單元Nor Flash，通過控制單元FPGA用于根據不同指令將不同的預處理程序加載到FPGA預處理模塊，從而實現雷達信息的預處理，所述預處理包括單脈沖處理、SAR或ISAR成像；

所述功耗管理模塊，用于對系統的電源功耗進行管理；所述功耗管理模塊用于對系統的電源功耗進行管理具體為：所述功耗管理模塊將系統的控制部分和處理部分的電源分別進行管理，其中，控制部分為控制單元FPGA，處理部分為所述FPGA預處理模塊和所述DSP處理陣列；對控制部分一直保持上電；當待機狀態時，將處理部分下電；當正常工作時，將處理部分上電；

所述狀態監管模塊，用于將所述系統的狀態信息發送到雷達系統的主控單元，并接收所述主控單元的反饋信息；

所述DSP處理陣列由4片TMS320C6678處理器構成；所述4片處理器被平均分成兩組，構成兩個子處理模塊，每個所述子處理模塊均包括一個主處理器和一個協處理器；兩個子處理模塊間通過SRIO和Gbe總線實現全雙工的數據交互；主處理器和協處理器間通過Hyperlink和PCIe高速串行總線實現全雙工的數據交互；兩子處理模塊的主處理器分別通過各自的SRIO、EMIF16、TSIP、UART、SPI或I2C數據總線與FPGA進行數據交互；兩子處理模塊的協處理器通過Gbe總線與系統外進行數據交互；

當雷達上電工作時，所述多模加載模塊根據不同指令將不同的預處理程序加載到FPGA預處理模塊；控制單元FPGA實時對其所監測的信號狀態進行采集，發送到雷達系統的主控單元；FPGA預處理模塊通過多模加載模塊的指令加載不同的預處理程序具體包括：

加載單脈沖處理程序時，通過GTX高速串行接口接收采集板發送過來的雷達預處理數據，完成距離脈壓和速度補償后，按截取點數緩存到外掛SRAM中，完成相參積累處理，將處理結果通過SRIO發送到DSP處理陣列；

加載成像處理程序時，通過GTX高速串行接口接收采集板發送過來的雷達預處理數據，完成距離脈壓和走動校正后，按截取點數緩存到外掛SRAM中，完成方位向處理，將處理結果通過SRIO分發給DSP處理陣列；

DSP處理陣列完成SAR/ISAR或單脈沖雷達探測信息的處理；

所述狀態監管模塊與所述多模加載模塊共用控制單元FPGA，具體為：所述控制單元FPGA通過LVTTL電平信號的方式實時采集所述系統的狀態信息，并將所述狀態信息打包成預定格式的狀態指令幀，并反饋給主控單元；主控單元接收所述狀態指令幀，并根據處理系統的狀態是否有異常做出相應的反饋處理；

多模加載模塊的工作方式為：當程序燒寫時，DSP通過異步串口接口將程序數據發送給控制單元FPGA，控制單元FPGA將接收到的數據寫入到程序Flash中，從而完成處理FPGA的程序燒寫；當程序加載時，控制單元FPGA通過解析加載程序指令，從程序Flash中讀取相應程序，按加載時序進行數據配置，從而實現程序的加載。