[發(fā)明專利]水平柵極環(huán)繞納米線晶體管的底部隔離

有效

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• 申請日: 2016-12-16
• 公開（公告）號: CN107039503B
• 公開（公告）日: 2020-09-22
• 發(fā)明（設計）人: B·J·帕沃拉克
• 申請（專利權(quán)）人: 格羅方德半導體公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/66;H01L29/78
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽

本發(fā)明涉及水平柵極環(huán)繞納米線晶體管的底部隔離。一種形成GAAMOSFET的方法包括：提供具有源極區(qū)、漏極區(qū)和通道區(qū)的基板，該基板摻雜p型及n型摻雜物中的一個。設置蝕刻止擋?電阱(ESEW)層于該基板上方，該ESEW層摻雜該p型及該n型摻雜物中的另一個。設置犧牲層于該ESEW層上方，該犧牲層摻雜與該基板相同類型的摻雜物。設置通道層于該犧牲層上方。從在該通道區(qū)中的該ESEW層、該犧牲層及該通道層圖案化一鰭片。只選擇性蝕刻去掉該鰭片的該犧牲層以從該鰭片的該通道層形成一納米線，同時該鰭片的該ESEW層用來作為蝕刻止擋阻障物以防止在該基板中蝕刻出溝槽。

技術(shù)領域

本發(fā)明有關于半導體裝置及其制法。更特別的是，本發(fā)明有關于在柵極環(huán)繞(GAA)式MOSFET中形成納米線通道的各種方法。

背景技術(shù)

隨著持續(xù)微小化以及對于超高密度集成電路的速度及機能的要求遞增，現(xiàn)有的平面金屬氧化物半導體場效晶體管(MOSFET)面對以下議題的挑戰(zhàn)，例如柵極氧化物厚度的縮放，以及柵極對于通道區(qū)的靜電控制。鰭片場效晶體管(FinFET)已通過使柵極包纏鰭片形通道的三邊而表現(xiàn)出對于平面柵極MOSFET設計的改良控制。

GAA MOSFET類似FinFET，但是對于通道有更大的靜電控制潛力，因為柵極電極完全包圍通道。在GAA MOSFET中，通道區(qū)實質(zhì)上為納米線。納米線通道通常有數(shù)十納米(nm)或更小的厚度(或直徑)而且有不受限制的長度。納米線通道大體水平地懸空且錨定于大得多的GAA MOSFET源極區(qū)、漏極區(qū)之間。

GAA MOSFET可利用完全相容的CMOS技術(shù)制造于塊狀硅基板上。在 GAA MOSFET中形成通道區(qū)的典型制法涉及磊晶成長夾在位于塊狀基板上方的通道層之間的犧牲層堆疊(磊晶堆疊)。犧牲層與通道層由兩種不同的材料構(gòu)成，使得選擇性蝕刻可移除犧牲層。

例如，磊晶堆疊可由交替的硅(Si)層、硅鍺(SiGe)層形成，其中硅層為犧牲層而硅鍺層為通道層。然后，通過選擇性蝕刻(例如，經(jīng)由濕蝕刻制程，例如TMAH)可移除硅層，由于犧牲層及基板的構(gòu)成材料類似，這也會使溝槽非故意地凹入塊狀基板。硅鍺層隨后可形成為懸在溝槽上方的納米線通道。然后，在SiGe納米線通道周圍和基板的凹下溝槽上方設置薄柵極電介質(zhì)。在電介質(zhì)上方設置金屬以形成GAA MOSFET的金屬柵極電極。

不過，問題在于難以控制在納米線通道下的凹下溝槽的非故意蝕刻。此不受控制的蝕刻導致各個溝槽的差異和溝槽底部的非所欲粗糙度，這可能有害地影響裝置效能。另外，薄柵極電介質(zhì)沉積未必充分地隔離金屬柵極與基板，這可能導致由電極至基板的柵極電介質(zhì)的短路。

因此，亟須一種用于在GAA MOSFET中形成納米線通道的方法，它在移除犧牲層期間提供蝕刻制程的更好控制以及形成很少或不形成溝槽。此外，亟須一種用于納米線通道的方法，它可防止柵極電介質(zhì)的電氣短路。

發(fā)明內(nèi)容

本發(fā)明通過提供一種GAA MOSFET及其制法提供優(yōu)于先前技術(shù)的優(yōu)點及替代方案，其中該MOSFET包括設置于基板上方的蝕刻止擋-電阱 (ESEW)層。在制作該MOSFET時，該ESEW層用來作為一蝕刻止擋阻障物以在任何犧牲層的蝕刻移除制程期間防止在該基板中蝕刻出溝槽。另外，通過在ESEW層與基板的共同邊界處提供附加的p-n或n-p阻障物，該ESEW層提供一電性阻障物防止越過該柵極電介質(zhì)的潛在短路。