[發明專利]一種基于VHDL可控制起停傳輸移位寄存器操作方法

有效

• 申請號: 201611154203.1
• 申請日: 2016-12-14
• 公開（公告）號: CN106782662B
• 公開（公告）日: 2019-09-24
• 發明（設計）人: 李羚梅;張鵬泉;范玉進;尚進;崔俊鵬;汪震;劉彩虹
• 申請（專利權）人: 天津光電通信技術有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28
• 代理公司: 天津諾德知識產權代理事務所(特殊普通合伙) 12213
• 代理人: 欒志超

本發明公開一種基于VHDL可控制起停傳輸移位寄存器操作方法，通過幀頭和幀尾的標識識別，以及移位寄存，實現在不丟棄幀頭和幀尾的情況下進行數據的串入并出傳輸。通過控制信號單元的打開和關閉，使得幀與幀之間的時間間隔不會對傳輸造成任何影響，可以隨時開始傳幀，也可以隨時停止。本發明避免了三個問題，一是避免了下游模塊對數據傳輸時再次添加幀頭幀尾的麻煩，二是避免數據段中出現與幀頭幀尾相同數據時出現突然中斷或傳輸數據混亂的問題，三是幀與幀間數據存在傳輸間隔時，能夠避免無效數據的傳輸且能隨時根據需要繼續傳輸。

技術領域

本發明涉及通信領域移位寄存器，尤其涉及一種基于VHDL可控制起停傳輸移位寄存器操作方法。

背景技術

移位寄存器在應用領域中常用來進行數據緩沖，實現串入并出等方式，完成功能的同時可提高傳輸過程中的穩定性，是EDA技術中不可或缺的一個設計環節。

目前，常用的基于VDHL的移位寄存器只考慮對數據進行移位計算，在時鐘控制下對數據進行存入取出，不考慮數據傳輸的起始與停止。即使有的移位寄存器考慮了起始問題，但由于時序邏輯所限制，檢測到幀頭的起始標識時，往往對其進行丟棄，從下一幀的用戶數據開始傳輸，同樣的，幀尾也會被丟棄。這使得數據在接口傳輸中帶來了很大不便，當存在通信協議約束時，下游模塊需要上游模塊發送整個幀，即包含幀頭和幀尾的部分，那么必須要求幀的完整性。

發明內容

本發明公開一種基于VHDL語言的可以控制起始與停止傳輸的串行輸入并行輸出的移位寄存器操作方法，能夠根據協議設定傳輸數據的起始和停止時間，能夠避免數據塊內重復數據的串擾，能夠避免丟棄幀頭幀尾的數據。相對于現有技術更加穩定與有效，可靠性強。

為了實現上述目的，本發明采用如下方案：

一種基于VHDL可控制起停傳輸移位寄存器操作方法，包括步驟：

步驟一：初始化(即開始)；

步驟二：掃描讀數；

步驟三：判斷是否為幀頭；

步驟四：執行幀頭是操作或者幀頭否操作；

所述步驟四的幀頭否操作是重復執行一次步驟二掃描讀數。

所述步驟四的幀頭是操作包括：

S1：打開控制信號；

S2：移位寄存；

S3：按bit讀數

S4：判斷bit位是否是第8位

S5：執行bit第8位是操作或者bit第8位否操作。

所述bit第8位否操作是繼續所述按bit讀數的步驟。

所述bit第8位是操作包括：

S6：所述bit的下一bit數據進行所述移位寄存；

S7：所述bit數據并行輸出；

S8：幀尾判斷；

S9：執行幀尾是操作或者幀尾否操作。

所述幀尾否操作是繼續執行所述bit數據并行輸出。

所述幀尾是操作包括：

S10：:所述幀傳輸停止；

S11：關閉控制信號；

S12：所述幀的下一幀掃描讀數。

所述S10和S11兩個步驟無先后順序。