[發(fā)明專利]通用型高速LDPC碼編碼方法及編碼器

在審

• 申請?zhí)枺?/td>: 201611136149.8
• 申請日: 2016-12-12
• 公開（公告）號(hào): CN106603082A
• 公開（公告）日: 2017-04-26
• 發(fā)明（設(shè)計(jì)）人: 雷菁;李二保;楊奇;陳全坤
• 申請（專利權(quán)）人: 中國人民解放軍國防科學(xué)技術(shù)大學(xué)
• 主分類號(hào): H03M13/11
• 分類號(hào): H03M13/11;H03M13/00
• 代理公司: 北京中濟(jì)緯天專利代理有限公司11429
• 代理人: 陳立新

1.一種通用型高速LDPC碼編碼方法，其特征在于，該方法主要包括以下步驟：

步驟一、對LDPC碼的校驗(yàn)矩陣進(jìn)行預(yù)處理：

對于一個(gè)(n,k)LDPC碼，設(shè)碼字空間為C，校驗(yàn)序列用p表示，信息序列用s表示，則其碼長為n，信息位個(gè)數(shù)為k，校驗(yàn)位個(gè)數(shù)為m，m＝n-k，則LDPC碼可以由校驗(yàn)矩陣H唯一確定和描述，矩陣大小為m×n；

校驗(yàn)矩陣H的每一行對應(yīng)一個(gè)校驗(yàn)方程，每一列對應(yīng)碼字中的一個(gè)比特；

線性分組碼通過校驗(yàn)矩陣進(jìn)行編碼，是利用的碼字空間C與校驗(yàn)矩陣H的正交性來求得碼字：

c×H^T＝0(3)

對于任意校驗(yàn)矩陣H，可分為(A,B)兩部分，對應(yīng)的將碼字c寫成(p,s)的形式，其中矩陣A的大小為m×m，矩陣B的大小為m×k，p為編碼獲得的校驗(yàn)序列，則上式可以寫成：

$(A,B)\×\left(\begin{array}{c}{p}^T\\ s^T\end{array}\right)=0---\left(4\right)$

可以得到：

p^T＝Bs^TA^-1(5)

編碼過程其實(shí)質(zhì)就是求校驗(yàn)序列p的過程，通過對校驗(yàn)矩陣H進(jìn)行高斯消元，可以將上述矩陣A轉(zhuǎn)化為單位矩陣，消元后的矩陣H'可以表示為：

H'＝[I|B']；(6)

經(jīng)過預(yù)處理之后獲得的矩陣B'即是編碼需要的矩陣，其具有稀疏特性，存儲(chǔ)資源需求校少，且利于分塊并行編碼；

步驟二、利用預(yù)處理后的校驗(yàn)矩陣進(jìn)行編碼：

在高斯消元中，僅僅對校驗(yàn)矩陣進(jìn)行了初等變換，不影響矩陣H'與碼字c的正交性，即碼空間不變，因此，式(5)可以化為：

p^T＝B's^TI^-1(7)

根據(jù)式(7)，即可得到求解第i個(gè)校驗(yàn)位p_i的方程：

$p_i=\underset{j=1}{\overset{k}{\Σ}}({b^{\′}}_{ij}\×s_j)---\left(8\right)$

其中，b'_ij為矩陣B'對應(yīng)i行j列的元素，s_j表示信息序列中第j位的信息位；在消元過程中，少數(shù)列變換對生成碼字的順序有一定影響，需將列變換的順序記錄下來，計(jì)算出校驗(yàn)位p_i后，根據(jù)變換順序重新調(diào)整編碼序列，即可得出正確的碼字；獲得線性分組碼的校驗(yàn)序列再結(jié)合信息序列即可完成LDPC碼的編碼。

2.一種基于權(quán)利要求1所述編碼方法的LDPC碼編碼器，其特征在于：所述編碼器主要由輸入緩存模塊、校驗(yàn)矩陣存儲(chǔ)模塊、邏輯運(yùn)算模塊、控制模塊和輸出緩存模塊五個(gè)部分組成，共有56個(gè)輸入端口，每個(gè)周期并行輸入56個(gè)信息位，分別被傳遞給輸入緩存模塊與邏輯運(yùn)算模塊；同時(shí)，每個(gè)周期讀取出矩陣B'的560行、56列元素，在邏輯運(yùn)算模塊中與輸入的信息位執(zhí)行運(yùn)算，70個(gè)周期后一幀完整碼字的560個(gè)校驗(yàn)位計(jì)算完成，與3920個(gè)信息位傳遞給輸出緩存模塊，轉(zhuǎn)換成64路并行數(shù)據(jù)，通過64個(gè)輸出端口輸出，每個(gè)模塊的設(shè)計(jì)與功能如下：

(1)輸入緩存模塊

輸入緩存模塊主要由56個(gè)串/并轉(zhuǎn)換模塊組成，當(dāng)信息序列輸入后，該模塊每個(gè)串/并轉(zhuǎn)換模塊對應(yīng)一路輸入信號(hào)，將一幀56路并行、每路串行輸入70個(gè)信息位的信息序列，經(jīng)70個(gè)時(shí)鐘周期，轉(zhuǎn)換成3920路并行輸出；當(dāng)一幀碼字的560個(gè)校驗(yàn)位計(jì)算完成后，560個(gè)校驗(yàn)位計(jì)算完成，與3920路并行輸出的信息位組合成完整的編碼碼字，傳遞到輸出緩存模塊；

(2)邏輯運(yùn)算電路

邏輯運(yùn)算電路由560個(gè)相同的邏輯運(yùn)算子電路組成，每個(gè)時(shí)鐘周期，56個(gè)信息位分別在560個(gè)邏輯運(yùn)算電路內(nèi)，同時(shí)與對應(yīng)的校驗(yàn)矩陣中560行、56列元素進(jìn)行運(yùn)算；經(jīng)過70個(gè)時(shí)鐘周期，3920個(gè)信息位與校驗(yàn)矩陣中的560行、3920列元素運(yùn)算完畢，即可得出560個(gè)校驗(yàn)位；

(3)校驗(yàn)矩陣存儲(chǔ)模塊

預(yù)處理后的校驗(yàn)矩陣B'中的元素在編碼過程中將重復(fù)使用，為節(jié)約邏輯資源，便于硬件實(shí)現(xiàn)，本發(fā)明將矩陣B'中的元素存儲(chǔ)到FPGA芯片的BRAM中；由于邏輯運(yùn)算在70個(gè)周期內(nèi)完成，校驗(yàn)矩陣中所有元素的什么也要在70個(gè)周期內(nèi)讀取，其中每個(gè)周期要讀出560×56個(gè)元素，因此對校驗(yàn)矩陣進(jìn)行分層存儲(chǔ)；具體方法如下：

將矩陣B'按每80行為1層分為7層，分別存儲(chǔ)到7個(gè)相同BRAM塊中，其中，每個(gè)ROM塊都有70個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元位寬為4480比特；同時(shí)，將矩陣B'中的每層分為70個(gè)大小為80×56的矩陣塊，每個(gè)ROM塊的一個(gè)存儲(chǔ)單元對應(yīng)存儲(chǔ)一個(gè)矩陣塊的4480個(gè)元素；

7個(gè)ROM塊的每個(gè)地址，各自對應(yīng)矩陣B'中的80行、56列元素，運(yùn)算時(shí)，可以對7個(gè)ROM塊可以同步尋址；因此，在同一個(gè)周期，可以讀取矩陣B'第1層到第7層中的560行、56列元素，與輸入的56個(gè)信息位進(jìn)行運(yùn)算；例如，在第i個(gè)計(jì)算周期上升沿，就可以同時(shí)對7個(gè)ROM塊的第i個(gè)存儲(chǔ)單元進(jìn)行尋址，非常方便的將矩陣B'中第i個(gè)56列數(shù)據(jù)一次性全部讀出，輸送到邏輯運(yùn)算電路；而矩陣B'全部數(shù)據(jù)讀出需70個(gè)周期，與一幀數(shù)據(jù)的輸入同時(shí)完成，可以實(shí)現(xiàn)同步處理；

(4)控制模塊

在控制模塊中，主要包括使能產(chǎn)生器、地址控制器和計(jì)數(shù)器，其作用是產(chǎn)生使能信號(hào)，開始對ROM塊進(jìn)行尋址，控制邏輯運(yùn)算模塊開始工作；每個(gè)工作時(shí)鐘周期，計(jì)數(shù)器自動(dòng)加1；當(dāng)70個(gè)周期時(shí)結(jié)束，一幀完整碼字計(jì)算完成，啟動(dòng)輸出緩存模塊，經(jīng)并/串轉(zhuǎn)換后輸出編碼碼字；

(5)輸出緩存模塊

輸出緩存模塊與輸入緩存原理相似，而功能相逆，由64個(gè)并/串轉(zhuǎn)換模塊組成；組合后的4480路并行輸入的碼字傳遞到輸出緩存模塊后，通過輸出緩存模塊轉(zhuǎn)換成64路并行信號(hào)，每路串行輸出70比特?cái)?shù)據(jù)。