[發(fā)明專利]一種FPGA芯片中查找表的檢測電路及檢測方法

有效

• 申請?zhí)枺?/td>: 201611124333.0
• 申請日: 2016-12-08
• 公開（公告）號: CN107064783B
• 公開（公告）日: 2019-10-29
• 發(fā)明（設(shè)計(jì)）人: 王賀;張大宇;張松;寧永成;蔣承志;楊彥朝;楊發(fā)明;莊仲
• 申請（專利權(quán)）人: 中國空間技術(shù)研究院
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 北京路浩知識產(chǎn)權(quán)代理有限公司 11002
• 代理人: 王慶龍

本發(fā)明提供一種FPGA芯片中查找表的檢測電路及檢測方法，所述FPGA芯片包括N個可配置邏輯塊，每個所述可配置邏輯塊包含兩個切片，兩個切片中均具有M個查找表，其中一個切片為被測電路，另一個切片為檢測電路，所述檢測電路包括：控制信號電路，發(fā)送控制信號；多個選擇器，接收所述控制信號，連接被測電路中平級的查找表，或者連接SR_IN端口或上一級的觸發(fā)器；時鐘信號電路，發(fā)送時鐘信號；以及多個所述觸發(fā)器，接收所述時鐘信號，所述觸發(fā)器與檢測電路中平級的選擇器連接，且最下級的觸發(fā)器與SR_OUT端口連接。本發(fā)明具有運(yùn)行速度快、時序收斂、測試結(jié)果穩(wěn)定可靠等優(yōu)點(diǎn)。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路芯片測試領(lǐng)域，更具體地，涉及SRAM型FPGA芯片中查找表的檢測電路及檢測方法。

背景技術(shù)

FPGA(Field－Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

Xilinx 7系列FPGA包括Artix-7、Kentix-7與Virtex-7三個子類，三類器件的可配置邏輯塊(CLB)結(jié)構(gòu)相同，如圖1所示。每個CLB由2個切片組成，每個切片具有唯一的物理位置編號(如X0Y0，X2Y1)。

查找表(Look Up Table，LUT)是切片中實(shí)現(xiàn)可編程組合邏輯的功能模塊，如圖2所示，7系列FPGA中的查找表采用LUT6結(jié)構(gòu)，共有6個輸入端口(I0～I(xiàn)5)和2個輸出端口(O5、O6)，每個查找表由2個LUT5和一個2輸入MUX(Multiplexer，多路選擇器)組合而成的，每個LUT5聚源5個輸入端口(I0～I(xiàn)4)和1個輸出端口(O5或O6)。

現(xiàn)有關(guān)于LUT的測試方法及優(yōu)缺點(diǎn)如下：

BIST方法

該方法的思路是將FPGA內(nèi)部資源分為兩部分，一部分作為被測電路(CUT)，另一部分作為測試輔助電路。測試輔助電路主要包括測試圖形發(fā)生器和結(jié)果比較器兩部分，用來測試被測電路的功能。該方法的優(yōu)點(diǎn)在于外部接口簡單，缺點(diǎn)則在于為了便于建立BIST結(jié)構(gòu)并減少配置次數(shù)，通常會犧牲一部分測試覆蓋性。

透明模塊鏈方法

該方法的思路是將FPGA內(nèi)一定數(shù)量位置相鄰的LUT組成一個透明傳輸模塊(輸出端口與輸入端口的數(shù)量與邏輯狀態(tài)相同)，并將一定數(shù)量的透明傳輸模塊首位銜接串聯(lián)成鏈進(jìn)行測試。該方法的優(yōu)點(diǎn)在于設(shè)計(jì)實(shí)現(xiàn)上比較簡便，不需要編寫復(fù)雜的物理約束代碼；缺點(diǎn)則在于無法對檢測到的故障進(jìn)行精確的物理定位與分析。

此外，還有一些測試方法是從應(yīng)用級別考慮的，大體思路都是基于FPGA內(nèi)部其他資源建立測試輔助電路及互聯(lián)結(jié)構(gòu)，配合外部激勵信號對LUT或其他資源進(jìn)行特定功能的測試，這些方法一般都不考慮故障覆蓋性。

最后，現(xiàn)有測試方法針對的被測對象一般都是傳統(tǒng)的LUT4單元，因此測試結(jié)構(gòu)大多是依據(jù)Virtex、Virtex-2及Virtex-4等型號FPGA的CLB架構(gòu)建立的，缺少對于LUT6，特別是7系列FPGA的CLB中LUT6測試方法的研究。

發(fā)明內(nèi)容

本發(fā)明提供一種克服上述問題或者至少部分地解決上述問題的FPGA芯片中查找表的檢測電路及檢測方法。

根據(jù)本發(fā)明的一個方面，提供一種FPGA芯片中查找表的檢測電路，所述FPGA芯片包括N個可配置邏輯塊，每個所述可配置邏輯塊包含兩個切片，兩個切片中均具有M個查找表，其中一個切片為被測電路，與LUT_IN端口連接，另一個切片為檢測電路，所述檢測電路包括：

控制信號電路，發(fā)送控制信號；

多個選擇器，接收所述控制信號，所述選擇器與被測電路中的查找表的個數(shù)對應(yīng)，所述選擇器基于所述控制信號，連接被測電路中平級的查找表，或者連接SR_IN端口或上一級的觸發(fā)器；