[發(fā)明專利]一種FPGA芯片中查找表的檢測(cè)電路及檢測(cè)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201611124333.0
• 申請(qǐng)日: 2016-12-08
• 公開(kāi)（公告）號(hào): CN107064783B
• 公開(kāi)（公告）日: 2019-10-29
• 發(fā)明（設(shè)計(jì)）人: 王賀;張大宇;張松;寧永成;蔣承志;楊彥朝;楊發(fā)明;莊仲
• 申請(qǐng)（專利權(quán)）人: 中國(guó)空間技術(shù)研究院
• 主分類號(hào): G01R31/3185
• 分類號(hào): G01R31/3185
• 代理公司: 北京路浩知識(shí)產(chǎn)權(quán)代理有限公司 11002
• 代理人: 王慶龍

1.一種FPGA芯片中查找表的檢測(cè)電路，其特征在于，所述FPGA芯片包括N個(gè)可配置邏輯塊，每個(gè)所述可配置邏輯塊包含兩個(gè)切片，兩個(gè)切片中均具有M個(gè)查找表，其中一個(gè)切片為被測(cè)電路，與LUT_IN端口連接，另一個(gè)切片為檢測(cè)電路，所述檢測(cè)電路包括：

控制信號(hào)電路，發(fā)送控制信號(hào)；

多個(gè)選擇器，接收所述控制信號(hào)，所述選擇器與被測(cè)電路中的查找表的個(gè)數(shù)對(duì)應(yīng)，所述選擇器基于所述控制信號(hào)，連接被測(cè)電路中平級(jí)的查找表，或者連接SR_IN端口或上一級(jí)的觸發(fā)器；

時(shí)鐘信號(hào)電路，發(fā)送時(shí)鐘信號(hào)；以及

多個(gè)所述觸發(fā)器，接收所述時(shí)鐘信號(hào)，所述觸發(fā)器與被測(cè)電路中的查找表的個(gè)數(shù)對(duì)應(yīng)，所述觸發(fā)器與檢測(cè)電路中平級(jí)的選擇器連接，且最下級(jí)的觸發(fā)器與SR_OUT端口連接；

其中，所述LUT_IN端口用于向查找表輸入測(cè)試地址；SR_IN端口用于接收最上級(jí)選擇器接收到的第一控制信號(hào)或上一級(jí)可配置邏輯塊的SR_OUT端口輸出的響應(yīng)信號(hào)；SR_OUT端口用于輸出同級(jí)可配置邏輯塊的SR_IN端口輸入信號(hào)的響應(yīng)信號(hào)。

2.如權(quán)利要求1所述的檢測(cè)電路，其特征在于，所述控制信號(hào)包括第一控制信號(hào)和第二控制信號(hào)；

最上級(jí)的選擇器用于在接收第一控制信號(hào)時(shí)，與所述SR_IN端口連接，其他選擇器用于在接收第一控制信號(hào)時(shí)，與上一級(jí)的觸發(fā)器連接；

所述選擇器還用于在接收第二控制信號(hào)時(shí)，與檢測(cè)電路中平級(jí)的查找表連接。

3.如權(quán)利要求2所述的檢測(cè)電路，其特征在于，上一級(jí)可配置邏輯塊的SR_OUT端口與下一級(jí)的SR_IN端口連接，進(jìn)行級(jí)聯(lián)，所有可配置邏輯塊采用相同的控制信號(hào)和時(shí)鐘信號(hào)。

4.如權(quán)利要求3所述的檢測(cè)電路，其特征在于，所述選擇器為檢測(cè)電路中查找表實(shí)現(xiàn)的2選1選擇器。

5.如權(quán)利要求4所述的檢測(cè)電路，其特征在于，所述觸發(fā)器用于在接收時(shí)鐘信號(hào)時(shí)，對(duì)自身的數(shù)據(jù)進(jìn)行更新。

6.一種基于權(quán)利要求5所述檢測(cè)電路的檢測(cè)方法，其特征在于，包括：

S1、對(duì)N個(gè)可配置邏輯塊中的所有查找表配置異或門結(jié)構(gòu)和同或門結(jié)構(gòu)；

S2、基于控制信號(hào)和M×N個(gè)周期的時(shí)鐘信號(hào)，測(cè)試檢測(cè)電路中的觸發(fā)器；

S3、循環(huán)輸入控制信號(hào)、時(shí)鐘信號(hào)和測(cè)試地址，檢測(cè)被測(cè)電路中查找表的固定故障，基于當(dāng)前的測(cè)試地址和故障位的編號(hào)，定位失效的查找表。

7.如權(quán)利要求6所述的檢測(cè)方法，其特征在于，所述步驟S1包括：

S1.1、將其中一個(gè)切片作為被測(cè)電路，另一個(gè)切片作為檢測(cè)電路，將被測(cè)電路中的查找表全部配置為6輸入異或門結(jié)構(gòu)，初始化為第一數(shù)據(jù)；

S1.2、將被測(cè)電路中的查找表全部配置為6輸入同或門結(jié)構(gòu)，初始化為第二數(shù)據(jù)，所述第二數(shù)據(jù)由對(duì)第一數(shù)據(jù)按位取反獲得；

S1.3、將步驟S1.1中的被測(cè)電路和檢測(cè)電路互換，得到新的被測(cè)電路和新的檢測(cè)電路，將所述新的被測(cè)電路中的查找表全部配置為6輸入異或門結(jié)構(gòu)，初始化為所述第一數(shù)據(jù)；以及

S1.4、將所述新的被測(cè)電路中的查找表全部配置為6輸入同或門結(jié)構(gòu)，初始化為所述第二數(shù)據(jù)。

8.如權(quán)利要求7所述的檢測(cè)方法，其特征在于，所述步驟S2包括：

S2.1、輸入第一控制信號(hào)，使最上級(jí)的選擇器與SR_IN端口連接，其他選擇器與上一級(jí)的觸發(fā)器連接；

S2.2、設(shè)置SR_IN端口的輸入信號(hào)為1，連續(xù)輸入M×N個(gè)周期的時(shí)鐘信號(hào)，若該過(guò)程中SR_OUT端口的輸出信號(hào)為0，進(jìn)行步驟S2.3；

S2.3、設(shè)置SR_IN端口的輸入信號(hào)為0，連續(xù)輸入M×N個(gè)周期的時(shí)鐘信號(hào)，若該過(guò)程中SR_OUT端口的輸出信號(hào)為1，進(jìn)行步驟S2.4；以及

S2.4、繼續(xù)輸入M×N個(gè)周期的時(shí)鐘信號(hào)，若該過(guò)程中SR_OUT端口的輸出信號(hào)為0，則觸發(fā)器正常。

9.如權(quán)利要求8所述的檢測(cè)方法，其特征在于，所述步驟S3包括：

S3.1、輸入第二控制信號(hào)，使選擇器與被測(cè)電路中平級(jí)的查找表連接；

S3.2、設(shè)置被測(cè)電路中查找表的首個(gè)測(cè)試地址，并輸入一個(gè)周期的時(shí)鐘信號(hào)；

S3.3、輸入第一控制信號(hào)，連續(xù)輸入M×N個(gè)周期的時(shí)鐘信號(hào)，若該過(guò)程中SR_OUT的輸出信號(hào)為所述第一數(shù)據(jù)的最低位，則判斷被測(cè)電路中不存在失效的查找表；以及

S3.4、基于查詢表的位數(shù)t，循環(huán)對(duì)查詢表的測(cè)試地址加1，將SR_OUT輸出信號(hào)與所述第一數(shù)據(jù)的第t位比較，直至t個(gè)測(cè)試地址全部測(cè)試完畢。