[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201611121073.1
• 申請(qǐng)日: 2016-12-08
• 公開（公告）號(hào): CN106960813A
• 公開（公告）日: 2017-07-18
• 發(fā)明（設(shè)計(jì)）人: 周世培;盧禎發(fā);盧玠甫;杜友倫;蔡嘉雄
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768
• 代理公司: 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司11409
• 代理人: 章社杲,李偉

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)

使用半導(dǎo)體器件的電子設(shè)備對(duì)于許多現(xiàn)代化應(yīng)用來說是必不可少的。隨著電子技術(shù)的進(jìn)步，半導(dǎo)體器件的尺寸正變得越來越小，同時(shí)半導(dǎo)體器件具有更多的功能和更大量的集成電路。由于半導(dǎo)體器件的小型化規(guī)模，晶圓級(jí)封裝件(WLP)由于其低成本和相對(duì)簡(jiǎn)單的制造操作而被廣泛地使用。在WLP操作期間，多個(gè)半導(dǎo)體部件組裝在半導(dǎo)體器件上。此外，許多制造操作在這種小半導(dǎo)體器件內(nèi)實(shí)施。

材料和設(shè)計(jì)的技術(shù)進(jìn)步產(chǎn)生了多代半導(dǎo)體器件，其中，每一代都具有比先前一代更小且更復(fù)雜的電路。在進(jìn)步和創(chuàng)新過程中，功能密度(即，每芯片面積上互連器件的數(shù)量)通常增大，而幾何尺寸(即，可以使用制造工藝創(chuàng)建的最小組件)卻已減小。半導(dǎo)體器件的制造操作包含許多步驟以及在這種小且薄的半導(dǎo)體器件上的操作。這些進(jìn)步增加了處理和制造半導(dǎo)體器件的復(fù)雜程度。半導(dǎo)體器件的幾何尺寸的減小可造成諸如電互連不良、部件的放置不準(zhǔn)確的缺陷或其他問題，這導(dǎo)致半導(dǎo)體器件的高產(chǎn)量損失。半導(dǎo)體器件被生產(chǎn)為不期望的配置，這進(jìn)一步地浪費(fèi)材料并且因此增加制造成本。

半導(dǎo)體器件組裝有大量的集成部件，而半導(dǎo)體器件的幾何尺寸變得越來越小。由此，修改半導(dǎo)體器件的結(jié)構(gòu)和改進(jìn)制造操作面臨許多挑戰(zhàn)。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一些實(shí)施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：襯底，包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層，其中，所述層間電介質(zhì)包括設(shè)置在所述層間電介質(zhì)中的導(dǎo)電結(jié)構(gòu)；介電層，設(shè)置在所述硅層上方；以及導(dǎo)電插塞，與所述導(dǎo)電結(jié)構(gòu)電連接并且從所述介電層延伸穿過所述硅層至所述層間電介質(zhì)，其中，所述導(dǎo)電插塞具有從所述介電層延伸至所述層間電介質(zhì)的長(zhǎng)度和沿所述長(zhǎng)度一致的寬度。

根據(jù)本發(fā)明的另一些實(shí)施例，還提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：提供包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層的襯底；在所述硅層上方設(shè)置介電層；在所述介電層上方設(shè)置硬掩模；形成從所述介電層的暴露于所述硬掩模的部分延伸至所述層間電介質(zhì)的溝槽；以及在所述溝槽內(nèi)設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，所述導(dǎo)電插塞從所述介電層延伸穿過所述硅層至所述層間電介質(zhì)，并且所述導(dǎo)電插塞具有從所述介電層延伸至所述層間電介質(zhì)的長(zhǎng)度和沿所述長(zhǎng)度一致的寬度。

根據(jù)本發(fā)明的又一些實(shí)施例，還提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：提供包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層的襯底；在所述硅層上方設(shè)置第一介電層；在所述第一介電層上方設(shè)置第二介電層；在所述第二介電層上方設(shè)置硬掩模；去除所述硬掩模的一部分以暴露所述第二介電層的一部分；形成從所述第二介電層的所述一部分延伸至所述層間電介質(zhì)的溝槽；從所述第二介電層去除所述硬掩模；形成延伸穿過所述第二介電層的凹槽；以及在所述溝槽和所述凹槽內(nèi)設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，所述導(dǎo)電插塞包括延伸穿過所述第一介電層和所述硅層的第一部分、以及延伸穿過所述第二介電層的第二部分，并且其中，所述導(dǎo)電插塞的所述第一部分具有從所述第一介電層延伸至所述層間電介質(zhì)的長(zhǎng)度和沿所述長(zhǎng)度一致的寬度。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以最佳地理解本發(fā)明的方面。應(yīng)該強(qiáng)調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體結(jié)構(gòu)的示意性截面圖。

圖2是根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體結(jié)構(gòu)的示意性截面圖。

圖3是根據(jù)本發(fā)明的一些實(shí)施例的制造半導(dǎo)體結(jié)構(gòu)的方法的流程圖。

圖3A至圖3L是根據(jù)本發(fā)明的一些實(shí)施例通過圖3中的方法制造半導(dǎo)體結(jié)構(gòu)的示意圖。

圖4是根據(jù)本發(fā)明的一些實(shí)施例的制造半導(dǎo)體結(jié)構(gòu)的方法的流程圖。

圖4A至圖4M是根據(jù)本發(fā)明的一些實(shí)施例通過圖4中的方法制造半導(dǎo)體結(jié)構(gòu)的示意圖。

具體實(shí)施方式

以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)本發(fā)明的不同特征的不同實(shí)施例或?qū)嵗Ｒ韵旅枋鼋M件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實(shí)施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實(shí)施例。而且，本發(fā)明在各個(gè)實(shí)例中可以重復(fù)參考數(shù)字和/或字母。該重復(fù)是出于簡(jiǎn)明和清楚的目的，而其本身并未指示所討論的各個(gè)實(shí)施例和/或配置之間的關(guān)系。