[發(fā)明專利]一種基于FPGA的數(shù)字視頻顯示接口模塊及其通信方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201611104369.2
• 申請(qǐng)日: 2016-12-05
• 公開（公告）號(hào): CN106713805B
• 公開（公告）日: 2023-06-02
• 發(fā)明（設(shè)計(jì)）人: 王紅亮;陳一波;王柳明;王朝杰;胡曉峰;曹京勝;盧振國(guó);呂云飛
• 申請(qǐng)（專利權(quán)）人: 中北大學(xué)
• 主分類號(hào): H04N5/765
• 分類號(hào): H04N5/765;G09G3/20
• 代理公司: 太原晉科知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 14110
• 代理人: 任林芳

1.一種基于FPGA的數(shù)字視頻顯示接口模塊，其特征在于：包括FPGA、DDR3-SDRAM、CH7301C芯片以及DVI-I接口；其中，F(xiàn)PGA分別與DDR3-SDRAM和CH7301C芯片連接；CH7301C芯片與DVI-I接口連接；DVI-I接口與顯示設(shè)備連接；

FPGA包括時(shí)鐘驅(qū)動(dòng)器、圖像數(shù)據(jù)接收模塊、地址發(fā)生器、寄存器配置單元、ODDR2+OBUFDS、顯示控制單元；其中，時(shí)鐘驅(qū)動(dòng)器分別與圖像數(shù)據(jù)接收模塊、地址發(fā)生器、寄存器配置單元、ODDR2+OBUFDS、顯示控制單元連接；圖像數(shù)據(jù)接收模塊和地址發(fā)生器均與DDR3-SDRAM連接；地址發(fā)生器與顯示控制單元連接；寄存器配置單元、ODDR2+OBUFDS、顯示控制單元均與CH7301C芯片連接；顯示控制單元與DDR3-SDRAM連接；

DDR3-SDRAM通過(guò)分區(qū)緩存以及乒乓操作對(duì)圖像數(shù)據(jù)進(jìn)行高速緩存，F(xiàn)PGA將DDR3-SDRAM劃分為四個(gè)250MB的存儲(chǔ)區(qū)域，對(duì)應(yīng)的地址為：0～9999999，10000000～19999999，20000000～29999999，30000000～39999999；然后FPGA判斷區(qū)域滿信號(hào)是否為低電平，若為低電平，則將圖像數(shù)據(jù)寫入該存儲(chǔ)區(qū)域，若為高電平，則設(shè)定下一區(qū)域的地址，F(xiàn)PGA向DDR3-SDRAM發(fā)送寫命令、寫地址以及寫數(shù)據(jù)操作，在寫數(shù)據(jù)的地址達(dá)到當(dāng)前區(qū)域最大值時(shí)，將該區(qū)域的寫滿信號(hào)拉高，再設(shè)定下一個(gè)區(qū)域的起始地址，讀操作和寫操作類似；在讀寫過(guò)程中，首先寫入第一區(qū)域，第一區(qū)域?qū)憹M后開始讀第一區(qū)域并同時(shí)開始寫第二區(qū)域，第四區(qū)域?qū)憹M后寫第一區(qū)域，第四區(qū)域讀完后讀第一區(qū)域，按照此順序依次循環(huán)讀寫，DDR3-SDRAM的地址就不會(huì)重疊，組成乒乓結(jié)構(gòu)，由此實(shí)現(xiàn)對(duì)圖像數(shù)據(jù)的高速緩存。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的數(shù)字視頻顯示接口模塊，其特征在于：所述CH7301C芯片包括時(shí)鐘驅(qū)動(dòng)器、數(shù)據(jù)接收端、控制信號(hào)接收端、DVIPLL、DVI編碼器、DVI串行數(shù)據(jù)發(fā)生器、DVI驅(qū)動(dòng)器、同步信號(hào)編碼器、串行端口控制單元；其中，F(xiàn)PGA分別與時(shí)鐘驅(qū)動(dòng)器、數(shù)據(jù)接收端、控制信號(hào)接收端、串行端口控制單元連接；時(shí)鐘驅(qū)動(dòng)器分別與DVIPLL和同步信號(hào)編碼器連接；數(shù)據(jù)接收端與DVI編碼器連接；控制信號(hào)接收端分別與DVI編碼器和同步信號(hào)編碼器連接；DVIPLL、DVI驅(qū)動(dòng)器、同步信號(hào)編碼器、串行端口控制單元均與DVI-I接口連接。

3.一種基于FPGA的數(shù)字視頻顯示接口模塊的通信方法，該方法是基于如權(quán)利要求1或2所述的一種基于FPGA的數(shù)字視頻顯示接口模塊實(shí)現(xiàn)的，其特征在于：該方法是采用如下步驟實(shí)現(xiàn)的：首先，F(xiàn)PGA接收?qǐng)D像數(shù)據(jù)，并將圖像數(shù)據(jù)發(fā)送至DDR3-SDRAM，DDR3-SDRAM通過(guò)分區(qū)緩存以及乒乓操作對(duì)圖像數(shù)據(jù)進(jìn)行高速緩存；同時(shí)，F(xiàn)PGA向CH7301C芯片提供配置信息、差分時(shí)鐘、控制信號(hào)；然后，F(xiàn)PGA讀取DDR3-SDRAM中的圖像數(shù)據(jù)，并將圖像數(shù)據(jù)轉(zhuǎn)換為差分?jǐn)?shù)據(jù)后按特定時(shí)序發(fā)送至CH7301C芯片，CH7301C芯片將差分?jǐn)?shù)據(jù)發(fā)送至DVI-I接口；同時(shí)，CH7301C芯片向DVI-I接口提供差分時(shí)鐘、控制信號(hào)；最后，DVI-I接口將差分?jǐn)?shù)據(jù)發(fā)送至顯示器進(jìn)行顯示。

4.根據(jù)權(quán)利要求3所述的一種基于FPGA的數(shù)字視頻顯示接口模塊的通信方法，其特征在于：FPGA中的圖像數(shù)據(jù)接收模塊負(fù)責(zé)接收?qǐng)D像數(shù)據(jù)以及將圖像數(shù)據(jù)發(fā)送至DDR3-SDRAM；FPGA中的寄存器配置單元負(fù)責(zé)向CH7301C芯片提供配置信息；FPGA中的ODDR2+OBUFDS負(fù)責(zé)向CH7301C芯片提供差分時(shí)鐘；FPGA中的顯示控制單元負(fù)責(zé)向CH7301C芯片提供控制信號(hào)，并負(fù)責(zé)讀取DDR3-SDRAM中的圖像數(shù)據(jù)以及將圖像數(shù)據(jù)轉(zhuǎn)換為差分?jǐn)?shù)據(jù)后按特定時(shí)序發(fā)送至CH7301C芯片。

5.根據(jù)權(quán)利要求3所述的一種基于FPGA的數(shù)字視頻顯示接口模塊的通信方法，其特征在于：CH7301C芯片中的數(shù)據(jù)接收端負(fù)責(zé)接收差分?jǐn)?shù)據(jù)；CH7301C芯片中的DVIPLL負(fù)責(zé)向DVI-I接口提供差分時(shí)鐘；CH7301C芯片中的同步信號(hào)編碼器負(fù)責(zé)向DVI-I接口提供控制信號(hào)；CH7301C芯片中的DVI驅(qū)動(dòng)器負(fù)責(zé)將差分?jǐn)?shù)據(jù)發(fā)送至DVI-I接口。