[發明專利]一種基于FPGA的數字視頻顯示接口模塊及其通信方法

有效

• 申請號: 201611104369.2
• 申請日: 2016-12-05
• 公開（公告）號: CN106713805B
• 公開（公告）日: 2023-06-02
• 發明（設計）人: 王紅亮;陳一波;王柳明;王朝杰;胡曉峰;曹京勝;盧振國;呂云飛
• 申請（專利權）人: 中北大學
• 主分類號: H04N5/765
• 分類號: H04N5/765;G09G3/20
• 代理公司: 太原晉科知識產權代理事務所(特殊普通合伙) 14110
• 代理人: 任林芳

本發明涉及顯示接口，具體是一種基于FPGA的數字視頻顯示接口模塊及其通信方法。本發明解決了現有顯示接口因緩存速率不足而導致設備顯示的圖像存在拖影現象的問題。一種基于FPGA的數字視頻顯示接口模塊，包括FPGA、DDR3?SDRAM、CH7301C芯片以及DVI?I接口；其中，FPGA分別與DDR3?SDRAM和CH7301C芯片連接；CH7301C芯片與DVI?I接口連接；DVI?I接口與顯示器連接。本發明適用于航天、軍事、醫學等領域。

技術領域

本發明涉及顯示接口，具體是一種基于FPGA的數字視頻顯示接口模塊及其通信方法。

背景技術

顯示接口是指顯卡與圖像輸出設備（例如顯示器、電視機等）連接的接口。現有的各種顯示接口（例如VGA接口）由于自身結構和原理的限制，普遍存在緩存速率不足的問題，由此導致設備顯示的圖像存在拖影現象，從而導致設備的顯示性能差。為此有必要發明一種全新的顯示接口，以解決現有顯示接口因緩存速率不足而導致設備顯示的圖像存在拖影現象的問題。

發明內容

本發明為了解決現有顯示接口因緩存速率不足而導致設備顯示的圖像存在拖影現象的問題，提供了一種基于FPGA的數字視頻顯示接口模塊及其通信方法。

本發明是采用如下技術方案實現的：

基于FPGA的數字視頻顯示接口模塊，包括FPGA、DDR3-SDRAM、CH7301C芯片以及DVI-I接口；其中，FPGA分別與DDR3-SDRAM和CH7301C芯片連接；CH7301C芯片與DVI-I接口連接；DVI-I接口與顯示設備連接。

所述FPGA包括時鐘驅動器、圖像數據接收模塊、地址發生器、寄存器配置單元、ODDR2+OBUFDS、顯示控制單元；其中，時鐘驅動器分別與圖像數據接收模塊、地址發生器、寄存器配置單元、ODDR2+OBUFDS、顯示控制單元連接；圖像數據接收模塊和地址發生器均與DDR3-SDRAM連接；地址發生器與顯示控制單元連接；寄存器配置單元、ODDR2+OBUFDS、顯示控制單元均與CH7301C芯片連接；顯示控制單元與DDR3-SDRAM連接。

所述CH7301C芯片包括時鐘驅動器、數據接收端、控制信號接收端、DVI?PLL、DVI編碼器、DVI串行數據發生器、DVI驅動器、同步信號編碼器、串行端口控制單元；其中，FPGA分別與時鐘驅動器、數據接收端、控制信號接收端、串行端口控制單元連接；時鐘驅動器分別與DVI?PLL和同步信號編碼器連接；數據接收端與DVI編碼器連接；控制信號接收端分別與DVI編碼器和同步信號編碼器連接；DVI?PLL、DVI驅動器、同步信號編碼器、串行端口控制單元均與DVI-I接口連接。

基于FPGA的數字視頻顯示接口模塊的通信方法，該方法上述的一種基于FPGA的數字視頻顯示接口模塊實現的，采用如下步驟實現的：首先，FPGA接收圖像數據，并將圖像數據發送至DDR3-SDRAM，DDR3-SDRAM通過分區緩存以及乒乓操作對圖像數據進行高速緩存；同時，FPGA向CH7301C芯片提供配置信息、差分時鐘、控制信號；然后，FPGA讀取DDR3-SDRAM中的圖像數據，并將圖像數據轉換為差分數據后按特定時序發送至CH7301C芯片，CH7301C芯片將差分數據發送至DVI-I接口；同時，CH7301C芯片向DVI-I接口提供差分時鐘、控制信號；最后，DVI-I接口將差分數據發送至顯示器進行顯示。