[發明專利]一種位線地址選擇電路及非易失性存儲器

有效

• 申請號: 201611092532.8
• 申請日: 2016-12-01
• 公開（公告）號: CN108133729B
• 公開（公告）日: 2021-08-17
• 發明（設計）人: 王韜
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/24
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種位線地址選擇電路及非易失性存儲器，所述位線地址選擇電路用于具有至少雙存儲體的非易失性存儲器，包括比較放大器，還包括至少第一位線地址選擇器和至少第二位線地址選擇器，其中，所述第一位線地址選擇器連接所述比較放大器的同相輸入端和第一存儲體，所述第二位線地址選擇器連接所述比較放大器的反相輸入端和第二存儲體，所述第一位線地址選擇器和所述比較放大器的同相輸入端通過第一開關連接至參考電流，所述第二位線地址選擇器和所述比較放大器的反相輸入端通過第二開關連接至所述參考電流。本發明的位線地址選擇電路利用非對稱的Bank數據來抵消比較放大器的非對稱，從而可取消傳統YMUX中對Bank的選擇級，只保留至少一個對位線的地址譯碼選擇級，提高了位線預充電的速度，比較放大器輸出的結果經過驅動放大后直接輸出。

技術領域

本發明涉及存儲器領域，具體而言涉及一種位線地址選擇電路及非易失性存儲器。

背景技術

現在，高速Flash已經成為客戶消費需求的方向。Flash等非易失性存儲器(NVM)的數據讀取時間通常由四部分組成：地址譯碼、位線預充電、cell(位元)電流信號放大、數據比較并輸出。其中，地址譯碼和數據比較并輸出所用的時間占整體讀取時間的比重較小，cell電流信號放大所用的時間受工藝的影響比較大，可進行優化的空間有限。因此，高速Flash的數據讀取時間中，優化位線預充電的速度是很重要的一部分。

目前高速Flash的設計中，通常采用雙Bank(存儲體)的設計方法，讀取其中一個Bank的地址時，另一個Bank作為參考存儲體，這是一種有效抵消噪聲干擾的設計方法。這種基于雙Bank的設計，YMUX(位線地址選擇器)采用多級設計，需要有一級專門用于選擇哪個Bank是有效的，而YMUX的級數越多，則位線預充電的速度越慢。而數據比較輸出的過程中，可能還需要對上下Bank的比較結果再做一次選擇，導致存在一級邏輯延時。

因此，為了解決上述問題，有必要提出一種新型的位線地址選擇電路及包含該電路的非易失性存儲器，以提高數據讀取速度。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在的問題，本發明一方面提供一種用于具有至少雙存儲體的非易失性存儲器的位線地址選擇電路，包括比較放大器，其特征在于，還包括至少第一位線地址選擇器和至少第二位線地址選擇器，其中，所述第一位線地址選擇器連接所述比較放大器的同相輸入端和所述非易失性存儲器的第一存儲體，所述第二位線地址選擇器連接所述比較放大器的反相輸入端和所述非易失性存儲器的第二存儲體，

所述第一位線地址選擇器和所述比較放大器的同相輸入端通過第一開關連接至參考電流，所述第二位線地址選擇器和所述比較放大器的反相輸入端通過第二開關連接至所述參考電流。

進一步地，所述第一存儲體和所述第二存儲體之一有效。

進一步地，當第一開關閉合，第二開關斷開時，所述第一存儲體有效；當所述第二開關閉合，所述第一開關斷開時，所述第二存儲體有效。

進一步地，所述第一位線地址選擇器和所述第二位線地址選擇器均連接使能信號。

在本發明的一個實施例中，所述位線地址選擇電路還包括位線預充電模塊，其中所述比較放大器的同相輸入端和反相輸入端均連接至所述位線預充電模塊。

在本發明的一個實施例中，所述位線地址選擇電路還包括緩沖器，所述緩沖器的輸入端連接至所述比較放大器的輸出端。

在本發明的一個實施例中，所述第一位線地址選擇器包括第一PMOS管，所述第二位線地址選擇器包括第二PMOS管，其中：

所述第一PMOS管的源極連接所述比較放大器的同相輸入端，漏極連接所述第一存儲體，