[發(fā)明專利]SRAM器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201611082508.6
• 申請日: 2016-11-30
• 公開（公告）號: CN108122914B
• 公開（公告）日: 2019-11-01
• 發(fā)明（設(shè)計）人: 李勇
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11;H01L21/8244
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 高靜;吳敏

一種SRAM器件及其制造方法，制造方法包括：在上拉晶體管區(qū)以及下拉晶體管區(qū)的部分基底上形成柵介質(zhì)層；在柵介質(zhì)層上形成第一功函數(shù)層；刻蝕去除下拉晶體管區(qū)的第一功函數(shù)層；在剩余第一功函數(shù)層以及下拉晶體管區(qū)上形成第二功函數(shù)層，第二功函數(shù)層的材料為P型功函數(shù)材料；刻蝕去除下拉晶體管區(qū)的第二功函數(shù)層；在上拉晶體管區(qū)的第二功函數(shù)層頂部上、上拉晶體管區(qū)的剩余第二功函數(shù)層側(cè)壁以及剩余第一功函數(shù)層側(cè)壁上、以及下拉晶體管區(qū)的柵介質(zhì)層上形成第三功函數(shù)層，第三功函數(shù)層的材料為N型功函數(shù)材料；在第三功函數(shù)層上形成柵電極層。本發(fā)明改善了上拉晶體管與下拉晶體管之間的電學(xué)參數(shù)失配，優(yōu)化了形成的SRAM器件的電學(xué)性能。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種SRAM器件及其制造方法。

背景技術(shù)

在目前的半導(dǎo)體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型：邏輯、存儲器和模擬電路，其中存儲器件在集成電路產(chǎn)品中占了相當(dāng)大的比例。隨著半導(dǎo)體技術(shù)發(fā)展，對存儲器件進(jìn)行更為廣泛的應(yīng)用，需要將所述存儲器件與其他器件區(qū)同時形成在一個芯片上，以形成嵌入式半導(dǎo)體存儲裝置。例如將所述存儲器件內(nèi)嵌置于中央處理器，則需要使得所述存儲器件與嵌入的中央處理器平臺進(jìn)行兼容，并且保持原有的存儲器件的規(guī)格及對應(yīng)的電學(xué)性能。

一般地，需要將所述存儲器件與嵌入的標(biāo)準(zhǔn)邏輯裝置進(jìn)行兼容。對于嵌入式半導(dǎo)體器件來說，其通常分為邏輯區(qū)和存儲區(qū)，邏輯區(qū)通常包括邏輯器件，存儲區(qū)則包括存儲器件。隨著存儲技術(shù)的發(fā)展，出現(xiàn)了各種類型的半導(dǎo)體存儲器，例如靜態(tài)隨機(jī)隨機(jī)存儲器(SRAM，Static Random Access Memory)、動態(tài)隨機(jī)存儲器(DRAM，Dynamic Random AccessMemory)、可擦除可編程只讀存儲器(EPROM，Erasable Programmable Read-Only Memory)、電可擦除可編程只讀存儲器(EEPROM，Electrically Erasable Programmable Read-Only)和閃存(Flash)。由于靜態(tài)隨機(jī)存儲器具有低功耗和較快工作速度等優(yōu)點，使得靜態(tài)隨機(jī)存儲器及其形成方法受到越來越多的關(guān)注。

然而，現(xiàn)有技術(shù)形成的SRAM器件的電學(xué)性能有待提高。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種SRAM器件及其制造方法，改善形成的SRAM器件的電學(xué)性能。

為解決上述問題，本發(fā)明提供一種SRAM器件的制造方法，包括：提供基底，所述基底包括相鄰接的上拉晶體管區(qū)以及下拉晶體管區(qū)；在所述上拉晶體管區(qū)以及下拉晶體管區(qū)的部分基底上形成柵介質(zhì)層；在所述柵介質(zhì)層上形成第一功函數(shù)層，所述第一功函數(shù)層的材料為P型功函數(shù)材料；刻蝕去除所述下拉晶體管區(qū)的第一功函數(shù)層；在剩余第一功函數(shù)層以及下拉晶體管區(qū)上形成第二功函數(shù)層，所述第二功函數(shù)層的材料為P型功函數(shù)材料；刻蝕去除所述下拉晶體管區(qū)的第二功函數(shù)層；在所述上拉晶體管區(qū)的第二功函數(shù)層頂部上、上拉晶體管區(qū)的剩余第二功函數(shù)層側(cè)壁以及剩余第一功函數(shù)層側(cè)壁上、以及所述下拉晶體管區(qū)上形成第三功函數(shù)層，所述第三功函數(shù)層的材料為N型功函數(shù)材料；在所述第三功函數(shù)層上形成柵電極層。

可選的，在刻蝕去除所述下拉晶體管區(qū)的第二功函數(shù)層后，剩余第一功函數(shù)層以及剩余第二功函數(shù)層在所述上拉晶體管區(qū)與下拉晶體管區(qū)相鄰接處的側(cè)壁齊平。

可選的，所述第一功函數(shù)層的材料為Ta、TiN、TaN、TaSiN或TiSiN中的一種或幾種；所述第二功函數(shù)層的材料為Ta、TiN、TaN、TaSiN或TiSiN中的一種或幾種；所述第三功函數(shù)層的材料為TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一種或多種。

可選的，所述第一功函數(shù)層的厚度為10埃～30埃；所述第二功函數(shù)層的厚度為5埃～30埃；所述第三功函數(shù)層的厚度為20埃～70埃。

可選的，在形成所述柵介質(zhì)層之后、形成所述第一功函數(shù)層之前，還包括：在所述柵介質(zhì)層上形成保護(hù)層。