[發明專利]一種基于部分掃描的集成電路故障注入攻擊模擬方法

有效

• 申請號: 201611074022.8
• 申請日: 2016-11-29
• 公開（公告）號: CN106771962B
• 公開（公告）日: 2019-07-19
• 發明（設計）人: 徐松;劉強;李濤
• 申請（專利權）人: 天津大學
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 吳學穎

本發明公開了一種基于部分掃描的集成電路故障注入攻擊模擬方法：提取故障注入的目標寄存器；部分掃描插入；故障向量生成；故障注入和仿真；安全評估。本發明通過在電路綜合后的原始網表中選取部分寄存器插入掃描鏈，實現集成電路故障注入攻擊模擬，降低了資源消耗，實現了自動化。

技術領域

本發明屬于集成電路安全領域，尤其是涉及一種基于部分掃描的集成電路故障注入攻擊模擬方法。

背景技術

集成電路故障注入攻擊模擬是一種模擬故障注入攻擊效果以檢測和評估電路設計的抗故障注入攻擊能力的技術。現有的集成電路故障注入攻擊模擬方法主要包括芯片測試[1]、軟件仿真[2]和硬件模擬[3]-[4]。芯片測試對制造出來的芯片進行真實的故障注入攻擊，檢測效率低，費用高，設計修改周期長，成本極高。軟件仿真運行速度較慢，需要較長的時間才能獲得模擬結果。硬件模擬利用FPGA原型開發平臺加速仿真過程。現有的基于FPGA的硬件模擬方法主要包括重配置[3]和插入控制邏輯[4]。基于重配置的方法對于每一個故障案例都需要重新生成比特流，增加了時間成本。插入控制邏輯的方法可以降低時間成本。現有的實現方法主要包括對每個故障位置分別插入控制邏輯[4]和使用全掃描技術插入掃描鏈。前者帶來了巨大的資源消耗，而后者采用全掃描技術也帶來了較高的資源消耗。

[1]C.Sun,H.Li,Y.Yang,J.Chen,“Research on fault-electromagnetic attackon block cipher,”Journal of Convergence Information Technology,pp.409-417,2011.

[2]F Pournaghdali,A Rajabzadeh M Ahmadi,“VHDLSFI:a simulation-basedmulti-bit fault injection for dependability analysis,”InternationalEconference on Computer&Knowledge Engineering,pp.354-360,2013.

[3]E.Sanchez,L.Sterpone,A.Ullah,“Effective emulation ofpermanentfaults in ASICs through dynamically reconfigurable FPGAs,”International Conference on Field Programmable Logic&Applications,pp.2336-2342,2014.

[4]A.Janning,J.Heyszl,F.Stumpf,G.Sigl,“A cost-effective FPGA-basedfault simulation environment,”Fault Diagnosis and Tolerance in Cryptography,pp.21-32,2011.

發明內容

本發明的目的是為了克服現有技術中的不足，提供一種基于部分掃描的集成電路故障注入攻擊模擬方法，通過在電路綜合后的原始網表中選取部分寄存器插入掃描鏈，實現集成電路故障注入攻擊模擬，降低了資源消耗，實現了自動化。

本發明的目的是通過以下技術方案實現的。

本發明的一種基于部分掃描的集成電路故障注入攻擊模擬方法，包括以下步驟：

(1)提取故障注入的目標寄存器：將待測電路設計源碼綜合成原始網表，設置故障注入的目標變量，提取故障注入的目標寄存器；

(2)部分掃描插入：從原始網表中選取部分寄存器作為掃描寄存器，在原始網表中插入掃描鏈和故障注入控制模塊生成新網表；