[發(fā)明專利]一種基于FPGA的潛在目標(biāo)排序方法

在審

• 申請?zhí)枺?/td>: 201611038362.5
• 申請日: 2016-11-23
• 公開（公告）號: CN106775573A
• 公開（公告）日: 2017-05-31
• 發(fā)明（設(shè)計）人: 郭睿;劉進(jìn)
• 申請（專利權(quán)）人: 北京電子工程總體研究所
• 主分類號: G06F7/02
• 分類號: G06F7/02
• 代理公司: 中國航天科工集團公司專利中心11024
• 代理人: 岳潔菱,姜中英

技術(shù)領(lǐng)域

本發(fā)明涉及一種目標(biāo)排序方法，特別是一種基于FPGA的潛在目標(biāo)排序方法。

背景技術(shù)

圖像處理中目標(biāo)識別需要根據(jù)某特征量對潛在目標(biāo)進(jìn)行排序。當(dāng)使用DSP作為處理器進(jìn)行排序時，通常采用冒泡排序法，即重復(fù)遍歷要排序的數(shù)列，一次比較兩個元素，如果順序錯誤，則交換元素位置，直到?jīng)]有再需要交換位置的元素。此方法耗時較長，用時不確定，當(dāng)待排序目標(biāo)較多時，往往不能滿足實時性要求。

發(fā)明內(nèi)容

本發(fā)明目的在于提供一種基于FPGA的潛在目標(biāo)排序方法，解決以往目標(biāo)排序方法采用DSP作為處理器實時性較差的問題。

一種基于FPGA的潛在目標(biāo)排序方法，其具體步驟為：

第一步 搭建基于FPGA的潛在目標(biāo)排序系統(tǒng)

基于FPGA的潛在目標(biāo)排序系統(tǒng)，包括：輸入控制模塊、并行比較模塊、脈動排序模塊和輸出控制模塊。輸入控制模塊實現(xiàn)對待排序數(shù)據(jù)集最大個數(shù)N的配置；并行比較模塊用于并行比較待排序數(shù)據(jù)與已排序數(shù)據(jù)，并且設(shè)置標(biāo)志位；脈動排序模塊利用并行比較標(biāo)志位進(jìn)行數(shù)據(jù)排序；輸出控制模塊將排序完畢的數(shù)據(jù)依次存放到雙口RAM中以供外部讀取。設(shè)待排序數(shù)據(jù)集為{D_i}，D_i均大于0，i=1，2，……，N，D_i的排序原則為從大到小。

第二步 輸入控制模塊實現(xiàn)對待排序數(shù)據(jù)集個數(shù)N的配置和待排序數(shù)據(jù)緩存

用戶按照配置時序要求對待排序數(shù)據(jù)集個數(shù)N進(jìn)行配置，輸入控制模塊實現(xiàn)對配置參數(shù)的鎖存；通過FIFO對輸入數(shù)據(jù)進(jìn)行緩存，當(dāng)檢測到FIFO中可讀數(shù)據(jù)個數(shù)達(dá)到N時，從FIFO中依次讀出N個數(shù)據(jù)，送入并行比較模塊。

第三步 并行比較模塊并行比較待排序數(shù)據(jù)與已排序數(shù)據(jù)，并且設(shè)置標(biāo)志位

排序的過程數(shù)據(jù)存放在元素個數(shù)為N的移位寄存器中，元素初值為0。D_i與移位寄存器中的N個數(shù)據(jù)進(jìn)行并行比較，當(dāng)D_i大于移位寄存器中的數(shù)據(jù)時，對應(yīng)標(biāo)志位設(shè)置為1；當(dāng)D_i小于等于移位寄存器中的數(shù)據(jù)時，對應(yīng)標(biāo)志位設(shè)置為0。

第四步 脈動排序模塊利用并行比較標(biāo)志位進(jìn)行數(shù)據(jù)排序

脈動排序模塊根據(jù)移位寄存器中的N個標(biāo)志位，找出D_i預(yù)插入移位寄存器中的位置。移位寄存器中標(biāo)志位為1的數(shù)據(jù)順序右移，D_i覆蓋從左到右第一個標(biāo)志位設(shè)置為1的寄存器值。

第五步 輸出控制模塊提供排序后數(shù)據(jù)集讀取接口，以供外部讀取

輸出控制模塊檢測到第N個數(shù)據(jù)完成脈動排序后，將排序后的數(shù)據(jù)按照從大到小的順序依次寫入雙口RAM中，其中首地址為最大值，并給出排序完成標(biāo)志，以供外部讀取。

本發(fā)明實現(xiàn)了對彈上圖像處理中潛在目標(biāo)的排序，利用并行比較結(jié)構(gòu)，獲得了比DSP等處理器更高的實時性。

具體實施方式

一種基于FPGA的潛在目標(biāo)排序方法，其具體步驟為：

第一步 搭建基于FPGA的潛在目標(biāo)排序系統(tǒng)

基于FPGA的潛在目標(biāo)排序系統(tǒng)，包括：輸入控制模塊、并行比較模塊、脈動排序模塊和輸出控制模塊。輸入控制模塊實現(xiàn)對待排序數(shù)據(jù)集最大個數(shù)N的配置；并行比較模塊用于并行比較待排序數(shù)據(jù)與已排序數(shù)據(jù)，并且設(shè)置標(biāo)志位；脈動排序模塊利用并行比較標(biāo)志位進(jìn)行數(shù)據(jù)排序；輸出控制模塊將排序完畢的數(shù)據(jù)依次存放到雙口RAM中以供外部讀取。設(shè)待排序數(shù)據(jù)集為{D_i}，D_i均大于0，i=1，2，……，N，D_i的排序原則為從大到小。

第二步 輸入控制模塊實現(xiàn)對待排序數(shù)據(jù)集個數(shù)N的配置和待排序數(shù)據(jù)緩存

用戶按照配置時序要求對待排序數(shù)據(jù)集個數(shù)N進(jìn)行配置，輸入控制模塊實現(xiàn)對配置參數(shù)的鎖存；通過FIFO對輸入數(shù)據(jù)進(jìn)行緩存，當(dāng)檢測到FIFO中可讀數(shù)據(jù)個數(shù)達(dá)到N時，從FIFO中依次讀出N個數(shù)據(jù)，送入并行比較模塊。

第三步 并行比較模塊并行比較待排序數(shù)據(jù)與已排序數(shù)據(jù)，并且設(shè)置標(biāo)志位

排序的過程數(shù)據(jù)存放在元素個數(shù)為N的移位寄存器中，元素初值為0。D_i與移位寄存器中的N個數(shù)據(jù)進(jìn)行并行比較，當(dāng)D_i大于移位寄存器中的數(shù)據(jù)時，對應(yīng)標(biāo)志位設(shè)置為1；當(dāng)D_i小于等于移位寄存器中的數(shù)據(jù)時，對應(yīng)標(biāo)志位設(shè)置為0。

第四步 脈動排序模塊利用并行比較標(biāo)志位進(jìn)行數(shù)據(jù)排序

脈動排序模塊根據(jù)移位寄存器中的N個標(biāo)志位，找出D_i預(yù)插入移位寄存器中的位置。移位寄存器中標(biāo)志位為1的數(shù)據(jù)順序右移，D_i覆蓋從左到右第一個標(biāo)志位設(shè)置為1的寄存器值。

第五步 輸出控制模塊提供排序后數(shù)據(jù)集讀取接口，以供外部讀取

輸出控制模塊檢測到第N個數(shù)據(jù)完成脈動排序后，將排序后的數(shù)據(jù)按照從大到小的順序依次寫入雙口RAM中，其中首地址為最大值，并給出排序完成標(biāo)志，以供外部讀取。