[發明專利]一種基于FPGA的潛在目標排序方法

在審

• 申請號: 201611038362.5
• 申請日: 2016-11-23
• 公開（公告）號: CN106775573A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 郭睿;劉進
• 申請（專利權）人: 北京電子工程總體研究所
• 主分類號: G06F7/02
• 分類號: G06F7/02
• 代理公司: 中國航天科工集團公司專利中心11024
• 代理人: 岳潔菱,姜中英

1.一種基于FPGA的潛在目標排序方法，其特征在于具體步驟為：

第一步 搭建基于FPGA的潛在目標排序系統

基于FPGA的潛在目標排序系統，包括：輸入控制模塊、并行比較模塊、脈動排序模塊和輸出控制模塊；輸入控制模塊實現對待排序數據集最大個數N的配置；并行比較模塊用于并行比較待排序數據與已排序數據，并且設置標志位；脈動排序模塊利用并行比較標志位進行數據排序；輸出控制模塊將排序完畢的數據依次存放到雙口RAM中以供外部讀取；設待排序數據集為{D_i}，D_i均大于0，i=1，2，……，N，D_i的排序原則為從大到小；

第二步 輸入控制模塊實現對待排序數據集個數N的配置和待排序數據緩存

用戶按照配置時序要求對待排序數據集個數N進行配置，輸入控制模塊實現對配置參數的鎖存；通過FIFO對輸入數據進行緩存，當檢測到FIFO中可讀數據個數達到N時，從FIFO中依次讀出N個數據，送入并行比較模塊；

第三步 并行比較模塊并行比較待排序數據與已排序數據，并且設置標志位

排序的過程數據存放在元素個數為N的移位寄存器中，元素初值為0；D_i與移位寄存器中的N個數據進行并行比較，當D_i大于移位寄存器中的數據時，對應標志位設置為1；當D_i小于等于移位寄存器中的數據時，對應標志位設置為0；

第四步 脈動排序模塊利用并行比較標志位進行數據排序

脈動排序模塊根據移位寄存器中的N個標志位，找出D_i預插入移位寄存器中的位置；移位寄存器中標志位為1的數據順序右移，D_i覆蓋從左到右第一個標志位設置為1的寄存器值；

第五步 輸出控制模塊提供排序后數據集讀取接口，以供外部讀取

輸出控制模塊檢測到第N個數據完成脈動排序后，將排序后的數據按照從大到小的順序依次寫入雙口RAM中，其中首地址為最大值，并給出排序完成標志，以供外部讀取。