[發明專利]一種制造N溝道增強型MOS晶體管器件的方法

在審

• 申請號: 201611038091.3
• 申請日: 2016-11-23
• 公開（公告）號: CN106784002A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 王漢清
• 申請（專利權）人: 南通沃特光電科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/06;H01L21/336
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技術領域

本發明涉及集成電路芯片制造工藝技術領域，具體涉及一種制造N溝道增強型MOS晶體管器件的方法。

背景技術

近年來，金屬硅化物(Metallicsilicide)源/漏MOSFETs逐漸成為最具發展前景的下一代CMOS晶體管技術之一。金屬硅化物源/漏MOSFETs的源區和漏區不同于傳統的CMOS晶體管由半導體襯底的摻雜區形成，而是由金屬硅化物組成。通常，金屬硅化物源/漏MOSFETs既可以形成于體硅襯底也可以形成于SOI襯底。

圖1為一種常見的金屬硅化物源/漏MOSFETs的結構示意圖，N溝道增強型MOS晶體管9形成于絕緣體上硅（SOI）3上，SOI具有絕緣層1、掩埋氧化物層2和硅襯底3，源區5和漏區4形成于硅襯底3中，柵極結構包括柵極氧化物層6和鋁柵極7，在工作狀態下（即柵極加一定的偏壓），形成了載流子溝道8。隨著超大規模集成電路對高集成度和高性能的需求逐漸提高，晶體管的尺寸不斷縮小，源區和漏區的厚度也隨之降低，當源區和漏區的厚度小于一定的關鍵尺寸，例如10nm，此時所形成的源/漏的電阻將顯著升高，漏/柵間的漏電流將增大。這主要是由于柵極氧化物層6下方形成的載流子溝道8的不均勻性造成的，如圖1所示，載流子溝道8由源區至漏區逐漸變寬，在源/漏的電阻提高的基礎上，多數載流子將流向柵極造成漏電流的增大，導致器件性能的降低，這一缺陷嚴重限制了MOSFETs未來的發展。

發明內容

基于解決上述封裝中的問題，本發明提供了一種制造N溝道增強型MOS晶體管器件的方法，包括：

（1）提供絕緣體上硅（SOI），所述絕緣體上硅為P型硅且具有背離掩埋氧化層的表面；

（2）在所述表面刻蝕出剖面為直角三角形或楔形的凹入部分；

（3）沉積柵極氧化物材料填充所述凹入部分并從所述表面突出一定的距離形成具有嵌入部分的柵極氧化物層，在柵極氧化物層上鍍上鋁柵極，柵極氧化物層和鋁柵極構成柵極結構；

（4）在柵極結構兩側分別形成漏區和源區，所述漏區與柵極結構的距離較所述源區與柵極結構的距離大，并且所述嵌入部分的嵌入深度由漏區向源區依次遞減。

根據本發明的實施例，在步驟（2）中通過覆蓋第一蝕刻掩膜，并進行開口以蝕刻出所述凹入部分。

根據本發明的實施例，在所述N溝道增強型MOS晶體管器件工作時，所述絕緣體上硅具有由所述柵極氧化層的嵌入部分、漏區和溝道圍成一不導電的盲區。

根據本發明的實施例，在所述N溝道增強型MOS晶體管器件工作時，N型溝道的寬度大致相等。

根據本發明的實施例，在步驟（4）中，通過離子注入形成的N型漏區和N型源區。

根據本發明的實施例，通過第二蝕刻掩膜進行離子注入。

本發明的技術方案，具有如下優點：

（1）采用嵌入的柵極氧化物層防止漏區載流子流向柵極，減小漏電流；

（2）柵極結構偏離所述漏區，使得所述漏電流路徑變大，從而進一步減小漏電流；

（3）采用柵極氧化物層的整體性覆蓋SOI，保證整體絕緣性。

附圖說明

圖1為現有技術的N溝道增強型MOS晶體管器件的剖面圖；

圖2為本發明的N溝道增強型MOS晶體管器件的剖面圖；

圖3-8為本發明的制造N溝道增強型MOS晶體管器件的方法流程示意圖。

具體實施方式

參見圖2，N溝道增強型MOS晶體管器件9，包括：

絕緣體上硅（SOI）3，所述絕緣體上硅為P型硅且具有背離掩埋氧化層2的表面；

在所述絕緣體上硅3內通過離子注入形成的N型漏區4和N型源區5，所述漏區和源區的頂面與所述表面共面；

位于所述漏區4和源區5之間的柵極結構，其包括柵極氧化層6a和位于柵極氧化層6a之上的鋁柵極7，其中，所述柵極氧化層6a為部分嵌入所述絕緣體上硅3的楔形結構，嵌入深度由漏區4向源區5依次遞減。

所述柵極結構偏離所述漏區4，即距離漏區4較遠，而距離源區5較近在所述N溝道增強型MOS晶體管器件9工作時，所述絕緣體上硅3具有由所述柵極氧化層6的嵌入部分、漏區4和溝道8a圍成一不導電的盲區10。

參見圖3-8其制造方法，包括以下步驟：

（1）參見圖3，提供絕緣體上硅（SOI,3，所述絕緣體上硅3為P型硅且具有背離掩埋氧化層2的表面；