[發明專利]具有劃線區域結構的三維半導體裝置

有效

• 申請號: 201611035683.X
• 申請日: 2016-11-18
• 公開（公告）號: CN106803508B
• 公開（公告）日: 2021-12-28
• 發明（設計）人: 鄭在皓;金善煐;尹壯根;趙厚成;許星會
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L27/11;H01L27/11551;H01L27/11578;H01L27/11597;H01L27/11514;H01L23/488
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 劉燦強;田野

提供了三維(3D)半導體裝置。3D半導體裝置可以包括：基底，包括芯片區域和劃線區域；單元陣列結構，包括三維地布置在基底的芯片區域上的存儲器單元；堆疊結構，設置在基底的劃線區域上，包括豎直地并交替地堆疊的第一層和第二層；多個豎直結構，沿與基底的頂表面垂直的豎直方向延伸并穿透堆疊結構。

本申請要求于2015年11月25日在韓國知識產權局提交的第10-2015-0165849號韓國專利申請的優先權，該韓國專利申請的內容通過引用其全部內容而以此方式包含于此。

技術領域

本發明構思的實施例涉及三維(3D)半導體裝置，更具體地，涉及具有改善的結構穩定性的3D半導體裝置。

背景技術

半導體裝置已被高度集成，以提供優異的性能和低制造成本。半導體裝置的集成度可直接影響半導體裝置的成本，這會影響高度集成的半導體裝置的需求。傳統的二維(2D)或平面半導體裝置的集成度會通過單位存儲器單元占據的面積來確定。因此，傳統的2D半導體裝置的集成度會受形成精細圖案的技術影響。然而，因為形成精細圖案需要昂貴的設備，所以雖然2D半導體裝置的集成度持續增加但仍受到限制。因此，已經開發了三維(3D)半導體存儲器裝置以應對上述限制。

發明內容

本發明構思的實施例可以提供三維(3D)半導體裝置，所述3D半導體裝置能夠防止在鋸切基底時集成在芯片區域上的單元陣列結構被損壞。

根據本發明構思的一些實施例，可以提供3D半導體裝置。3D半導體裝置可以包括：基底，包括芯片區域和劃線區域；單元陣列結構，包括三維地布置在基底的芯片區域上的存儲器單元；堆疊結構，設置在基底的劃線區域上，并且包括豎直地并交替地堆疊的第一層和第二層；多個豎直結構，沿與基底的頂表面垂直的豎直方向延伸并穿透堆疊結構。堆疊結構的側壁可以與基底的頂表面垂直。

根據本發明構思的一些實施例，可以提供3D半導體裝置。3D半導體裝置可以包括：基底，包括芯片區域和劃線區域；單元陣列結構，包括三維地布置在基底的芯片區域上的多個存儲器單元；堆疊結構，設置在基底的劃線區域上，并且包括豎直地交替堆疊的第一層和第二層；多個豎直結構，沿與基底的頂表面垂直的豎直方向延伸并穿透堆疊結構。所述堆疊結構可以包括焊盤部分，所述焊盤部分自基底的頂表面在豎直方向上的豎直距離隨著自芯片區域在與基底的頂表面平行的方向上的水平距離減小而順序地減小。

根據本發明構思的一些實施例，可以提供半導體裝置。半導體裝置可以包括基底，所述基底包括頂表面和與頂表面垂直的側壁表面。基底的頂表面可以包括：單元陣列區域；壩區域，與單元陣列區域的邊界相鄰；劃線區域，與壩區域的邊界相鄰。半導體裝置可以包括位于基底的頂表面的單元陣列區域上的堆疊結構。堆疊結構可以包括多個絕緣層和設置在絕緣層中的相鄰絕緣層之間的多個電極層。半導體裝置可以包括位于基底的頂表面的壩區域上的壩圖案。壩圖案可以在與基底的頂表面基本垂直的豎直方向上延伸。半導體裝置可以包括位于基底的頂表面的劃線區域上的虛設堆疊結構。虛設堆疊結構可以包括：多個虛設絕緣層，與堆疊結構的所述多個絕緣層中的任一絕緣層對齊；多個犧牲層，設置在虛設絕緣層中的相鄰虛設絕緣層之間，并且與堆疊結構的電極層對齊。虛設堆疊結構可以包括與基底的側壁表面對齊的側壁表面。半導體裝置可以包括位于基底的頂表面的劃線區域上的多個虛設豎直結構。所述多個虛設豎直結構可以在與基底的頂表面基本垂直的豎直方向上延伸，并且可以在與基底的頂表面平行且與基底的側壁表面垂直的第一方向上彼此間隔開。

附圖說明

本發明構思將由于附圖及隨附的具體實施方式而變得更加清楚。

圖1是示出其上集成有根據本發明構思的一些實施例的三維(3D)半導體裝置的基底的平面圖。

圖2是圖1的部分“A1”的放大圖。

圖3A、圖3B和圖3C是示出根據本發明構思的一些實施例的3D半導體裝置的單元陣列的示意電路圖。