[發(fā)明專利]數(shù)據(jù)寫入方法、存儲器控制電路單元與存儲器存儲裝置

有效

• 申請?zhí)枺?/td>: 201611035052.8
• 申請日: 2016-11-23
• 公開（公告）號: CN108091364B
• 公開（公告）日: 2020-08-18
• 發(fā)明（設(shè)計）人: 林緯;許祐誠;陳思瑋
• 申請（專利權(quán)）人: 群聯(lián)電子股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/14
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 馬雯雯;臧建明

1.一種數(shù)據(jù)寫入方法，用于可復(fù)寫式非易失性存儲器模塊，所述可復(fù)寫式非易失性存儲器模塊具有多個實(shí)體抹除單元，所述多個實(shí)體抹除單元之中的每一個實(shí)體抹除單元具有多個實(shí)體編程單元組，所述多個實(shí)體編程單元組之中的每一個實(shí)體編程單元組具有多個實(shí)體編程單元，所述多個實(shí)體編程單元組之中的每一個實(shí)體編程單元組是由多個存儲單元所形成，所述多個存儲單元分別被編程為多個存儲狀態(tài)的其中一個，所述數(shù)據(jù)寫入方法包括：

接收至少一筆數(shù)據(jù)；

排列所述至少一筆數(shù)據(jù)以產(chǎn)生第一數(shù)據(jù)串與第二數(shù)據(jù)串；

執(zhí)行編碼操作以編碼所述第一數(shù)據(jù)串和所述第二數(shù)據(jù)串以產(chǎn)生第三數(shù)據(jù)串；以及

下達(dá)編程指令序列以將所述第一數(shù)據(jù)串、所述第二數(shù)據(jù)串與所述第三數(shù)據(jù)串分別地寫入至所述多個實(shí)體編程單元組之中的第一實(shí)體編程組的第一實(shí)體編程單元、第二實(shí)體編程單元與第三實(shí)體編程單元，

其中所述多個存儲單元根據(jù)所述編碼操作僅會被編程成所述多個存儲狀態(tài)之中的部分存儲狀態(tài)。

2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)寫入方法，其中由小到大排列的第四預(yù)設(shè)讀取電壓、第二預(yù)設(shè)讀取電壓、第五預(yù)設(shè)讀取電壓、第一預(yù)設(shè)讀取電壓、第六預(yù)設(shè)讀取電壓、第三預(yù)設(shè)讀取電壓與第七預(yù)設(shè)讀取電壓會將所述多個存儲單元的每一個存儲單元的存儲狀態(tài)區(qū)分為第一存儲狀態(tài)、第二存儲狀態(tài)、第三存儲狀態(tài)、第四存儲狀態(tài)、第五存儲狀態(tài)、第六存儲狀態(tài)、第七存儲狀態(tài)或第八存儲狀態(tài)，

在下達(dá)所述編程指令以將所述第一數(shù)據(jù)串、所述第二數(shù)據(jù)串與所述第三數(shù)據(jù)串分別地寫入至所述多個實(shí)體編程單元組之中的所述第一實(shí)體編程組的所述第一實(shí)體編程單元、所述第二實(shí)體編程單元與所述第三實(shí)體編程單元之后，形成所述第一實(shí)體編程組的每一存儲單元的存儲狀態(tài)為所述第一存儲狀態(tài)、所述第三存儲狀態(tài)、所述第五存儲狀態(tài)與所述第七存儲狀態(tài)的其中之一。

3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)寫入方法，其中上述編碼所述第一數(shù)據(jù)串和所述第二數(shù)據(jù)串以產(chǎn)生所述第三數(shù)據(jù)串的步驟包括：

對所述第一數(shù)據(jù)串和所述第二數(shù)據(jù)串執(zhí)行異或運(yùn)算以產(chǎn)生所述第三數(shù)據(jù)串。

4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)寫入方法，其中所述可復(fù)寫式非易失性存儲器模塊為三維三階存儲單元與非型閃存存儲器，所述第一實(shí)體編程單元為下實(shí)體編程單元、所述第二實(shí)體編程單元為上實(shí)體編程單元并且所述第三實(shí)體編程單元為中實(shí)體編程單元。

5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)寫入方法，其中所述可復(fù)寫式非易失性存儲器模塊為三維三階存儲單元與非型閃存存儲器，所述第一實(shí)體編程單元為下實(shí)體編程單元、所述第二實(shí)體編程單元為中實(shí)體編程單元并且所述第三實(shí)體編程單元為上實(shí)體編程單元。

6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)寫入方法，其中所述第一數(shù)據(jù)串的長度等于所述第二數(shù)據(jù)串的長度并且所述第三數(shù)據(jù)串的長度等于所述第一數(shù)據(jù)串的長度。

7.一種存儲器控制電路單元，包括：

主機(jī)接口，用以電性連接至主機(jī)系統(tǒng)；

存儲器接口，用以電性連接至可復(fù)寫式非易失性存儲器模塊，其中所述可復(fù)寫式非易失性存儲器模塊具有多個實(shí)體抹除單元，所述多個實(shí)體抹除單元之中的每一個實(shí)體抹除單元具有多個實(shí)體編程單元組，所述多個實(shí)體編程單元組之中的每一個實(shí)體編程單元組具有多個實(shí)體編程單元，所述多個實(shí)體編程單元組之中的每一個實(shí)體編程單元組是由多個存儲單元所形成，且所述多個存儲單元被編程為多個存儲狀態(tài)的其中一個；以及

存儲器管理電路，電性連接至所述主機(jī)接口與所述存儲器接口，其中所述存儲器管理電路用以接收至少一筆數(shù)據(jù)，并且排列所述至少一筆數(shù)據(jù)以產(chǎn)生第一數(shù)據(jù)串與第二數(shù)據(jù)串，

其中所述存儲器管理電路還用以執(zhí)行編碼操作以編碼所述第一數(shù)據(jù)串和所述第二數(shù)據(jù)串以產(chǎn)生第三數(shù)據(jù)串，

其中所述存儲器管理電路還用以下達(dá)編程指令序列以將所述第一數(shù)據(jù)串、所述第二數(shù)據(jù)串與所述第三數(shù)據(jù)串分別地寫入至所述多個實(shí)體編程單元組之中的第一實(shí)體編程組的第一實(shí)體編程單元、第二實(shí)體編程單元與第三實(shí)體編程單元，

其中所述多個存儲單元根據(jù)所述編碼操作僅會被編程成所述多個存儲狀態(tài)之中的部分存儲狀態(tài)。