[發(fā)明專利]用于啟用/停用SRAM中的突發(fā)模式讀取的地址檢測器

有效

• 申請?zhí)枺?/td>: 201611025525.6
• 申請日: 2016-11-15
• 公開（公告）號: CN107025930B
• 公開（公告）日: 2022-03-15
• 發(fā)明（設(shè)計）人: 普雷姆庫馬爾·塞特阿拉曼;維諾德·梅內(nèi)塞斯
• 申請（專利權(quán)）人: 德州儀器公司
• 主分類號: G11C11/418
• 分類號: G11C11/418;G11C11/419
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 林斯凱

本發(fā)明涉及一種用于啟用/停用SRAM中的突發(fā)模式讀取的地址檢測器。靜態(tài)隨機存取存儲器SRAM讀取控制器包含第一觸發(fā)器(402)、第二觸發(fā)器(404)、及比較器(420)。所述第一觸發(fā)器(402)經(jīng)配置以存儲指示對布置為行及列的存儲單元陣列的第一存儲單元的存取請求的第一行地址的第一行地址輸入及指示對所述存儲單元陣列的第二存儲單元的存取請求的第二行地址的第二行地址輸入。所述第二觸發(fā)器(404)經(jīng)配置以存儲所述第一及第二行地址輸入。所述比較器(420)經(jīng)配置以比較所述第一及第二行地址輸入并基于所述比較輸出控制信號(222)。

技術(shù)領(lǐng)域

本發(fā)明涉及靜態(tài)隨機存取存儲器(SRAM)的技術(shù)領(lǐng)域，且特定來說，本發(fā)明涉及一種SRAM、SRAM讀取控制器及用于減小SRAM中的電力消耗的方法。

背景技術(shù)

靜態(tài)隨機存取存儲器(SRAM)是利用鎖存以存儲每一位的存儲器。因為SRAM是靜態(tài)的，所以無需周期性地刷新存儲器，且因此，其通常比動態(tài)隨機存取存儲器(DRAM)更快、密度低且更昂貴。歸因于SRAM的速度，SRAM通常用于需要用于中央處理單元(CPU)、外部突發(fā)模式SRAM高速緩存、硬盤緩沖區(qū)、路由器緩沖區(qū)、CPU寄存器文件等的快速存儲器(例如高速緩存存儲器)的計算機應(yīng)用中。雖然SRAM較快，但其也消耗大部分系統(tǒng)的電平動態(tài)功率。在一些情況中，SRAM可消耗多達90％的系統(tǒng)電平動態(tài)功率。

發(fā)明內(nèi)容

上文提出的問題很大程度上由用于減小靜態(tài)隨機存取存儲器(SRAM)中的電力消耗的系統(tǒng)及方法來解決。在一些實施例中，一種SRAM包含：被布置為行及列的存儲單元陣列及管理從所述存儲單元的讀取的讀取控制器。所述存儲單元陣列包含對應(yīng)于所述行的字線及對應(yīng)于所述列的位線。所述讀取控制器包括預(yù)充電電路及地址檢測器。所述地址檢測器包含第一觸發(fā)器及比較器。所述第一觸發(fā)器包含主鎖存器及從鎖存器。所述第一觸發(fā)器經(jīng)配置以接收指示對所述存儲單元陣列的第一存儲單元的存取請求的第一行地址的第一行地址輸入及指示對所述存儲單元陣列的第二存儲單元的存取請求的第二行地址的第二行地址輸入。響應(yīng)于接收所述第二行地址輸入，所述第一主鎖存器經(jīng)配置以存儲所述第二行地址輸入的第一位，且所述第一從鎖存器經(jīng)配置以存儲所述第一行地址輸入的第一位。所述比較器經(jīng)配置以比較所述第一行地址輸入與所述第二行地址輸入并基于所述比較輸出控制信號。所述預(yù)充電電路經(jīng)配置以接收所述控制信號，并基于所述第一行地址輸入不同于所述第二行地址輸入對所述位線預(yù)充電。

另一說明性實施例是一種用于減小SRAM中的電力消耗的方法。所述方法可包括：接收指示對布置為行及列的存儲單元陣列的第一存儲單元的存取請求的第一行地址的第一行地址輸入。所述方法還可包括：接收指示對所述存儲單元陣列的第二存儲單元的存取請求的第二行地址的第二行地址輸入。所述方法還可包括：響應(yīng)于接收所述第二行地址輸入，將所述第二行地址輸入的第一位存儲于第一觸發(fā)器的主鎖存器中并將所述第一行地址輸入的第一位存儲于所述第一觸發(fā)器的從鎖存器中。所述方法還可包括：比較所述第一行地址輸入與所述第二行地址輸入。所述方法還可包括：基于所述第一行地址輸入不同于所述第二行地址輸入，對所述存儲單元陣列的多個位線預(yù)充電。

又一說明性實施例是一種SRAM讀取控制器，其包含第一觸發(fā)器、第二觸發(fā)器及比較器。所述第一觸發(fā)器經(jīng)配置以存儲指示對布置為行及列的存儲單元陣列的第一存儲單元的存取請求的第一行地址的第一行地址輸入及指示對所述存儲單元陣列的第二存儲單元的存取請求的第二行地址的第二行地址輸入。所述第二觸發(fā)器經(jīng)配置以存儲所述第一及第二行地址輸入。所述比較器經(jīng)配置以比較所述第一及第二行地址輸入并基于所述比較輸出控制信號。

附圖說明

為詳細描述各種實例，現(xiàn)將參考附圖，其中：

圖1展示根據(jù)各種實施例的集成電路的框圖；

圖2展示根據(jù)各種實施例的靜態(tài)隨機存取存儲器(SRAM)的框圖；

圖3展示根據(jù)各種實施例的存儲單元陣列的框圖；

圖4展示根據(jù)各種實施例的地址檢測器的框圖；