[發(fā)明專利]用于啟用/停用SRAM中的突發(fā)模式讀取的地址檢測器

有效

• 申請?zhí)枺?/td>: 201611025525.6
• 申請日: 2016-11-15
• 公開（公告）號: CN107025930B
• 公開（公告）日: 2022-03-15
• 發(fā)明（設(shè)計）人: 普雷姆庫馬爾·塞特阿拉曼;維諾德·梅內(nèi)塞斯
• 申請（專利權(quán)）人: 德州儀器公司
• 主分類號: G11C11/418
• 分類號: G11C11/418;G11C11/419
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 林斯凱

1.一種靜態(tài)隨機(jī)存取存儲器SRAM，其包括：

存儲單元陣列，其被布置為行及列，且包括對應(yīng)于所述行的字線及對應(yīng)于所述列的位線；及

讀取控制器，其用于管理從所述存儲單元的讀取，所述讀取控制器包括預(yù)充電電路及地址檢測器，所述地址檢測器包含：

第一觸發(fā)器，其包括第一主鎖存器及第一從鎖存器，所述第一觸發(fā)器經(jīng)配置以接收指示對所述存儲單元陣列的第一存儲單元的存取請求的第一行地址的第一行地址輸入及指示對所述存儲單元陣列的第二存儲單元的存取請求的第二行地址的第二行地址輸入，其中響應(yīng)于接收所述第二行地址輸入，所述第一主鎖存器經(jīng)配置以存儲所述第二行地址輸入的第一位，且所述第一從鎖存器經(jīng)配置以存儲所述第一行地址輸入的第一位；

比較器，其經(jīng)配置以比較所述第一行地址輸入與所述第二行地址輸入并基于所述比較輸出控制信號；

其中所述預(yù)充電電路經(jīng)配置以接收所述控制信號，并基于所述第一行地址輸入不同于所述第二行地址輸入，對所述位線預(yù)充電；以及

其中所述讀取控制器進(jìn)一步經(jīng)配置以基于所述第二行地址輸入與所述第一行地址輸入相同而讀取所述第一存儲單元及所述第二存儲單元，而無需在所述第一及第二存儲單元的所述讀取之間對所述位線預(yù)充電。

2.根據(jù)權(quán)利要求1所述的SRAM，其中所述地址檢測器進(jìn)一步包含第二觸發(fā)器，其包括第二主鎖存器及第二從鎖存器，所述第二觸發(fā)器經(jīng)配置以接收所述第一行地址輸入及所述第二行地址輸入，且響應(yīng)于接收所述第二行地址輸入，所述第二主鎖存器經(jīng)配置以存儲所述第二行地址輸入的第二位，且所述第二從鎖存器經(jīng)配置以存儲所述第一行地址輸入的第二位。

3.根據(jù)權(quán)利要求2所述的SRAM，其中所述比較器進(jìn)一步經(jīng)配置以：

比較存儲于所述第一主鎖存器中的所述第一位與存儲于所述第二從鎖存器中的所述第一位；及

比較存儲于所述第二主鎖存器中的所述第二位與存儲于所述第二從鎖存器中的所述第二位。

4.根據(jù)權(quán)利要求3所述的SRAM，其中：

所述第一位的所述比較包括對存儲于所述第一主鎖存器中的所述第一位及存儲于所述第一從鎖存器中的所述第一位執(zhí)行異或XOR操作以產(chǎn)生第一XOR輸出；且

所述第二位的所述比較包括對存儲于所述第二主鎖存器中的所述第二位及存儲于所述第二從鎖存器中的所述第二位執(zhí)行XOR操作以產(chǎn)生第二XOR輸出。

5.根據(jù)權(quán)利要求4所述的SRAM，其中所述比較器進(jìn)一步經(jīng)配置以對所述第一XOR輸出及所述第二XOR輸出執(zhí)行或非NOR操作以產(chǎn)生所述控制信號。

6.根據(jù)權(quán)利要求1所述的SRAM，其中：

所述第一觸發(fā)器進(jìn)一步經(jīng)配置以接收指示對所述存儲單元陣列的第三存儲單元的存取請求的第三行地址的第三行地址輸入；

響應(yīng)于接收所述第三行地址輸入，所述第一主鎖存器經(jīng)配置以存儲所述第三行地址輸入的第一位，且所述第一從鎖存器經(jīng)配置以存儲所述第二行地址輸入的所述第一位。

7.根據(jù)權(quán)利要求6所述的SRAM，其中所述比較器進(jìn)一步經(jīng)配置以：

比較存儲于所述第一主鎖存器中的所述第一位與存儲于所述第一從鎖存器中的所述第一位；及

比較存儲于所述第二主鎖存器中的所述第二位與存儲于所述第二從鎖存器中的所述第二位。