[發明專利]一種基于IGBT閂鎖效應的觸發器

有效

• 申請號: 201611010264.0
• 申請日: 2016-11-17
• 公開（公告）號: CN106603041B
• 公開（公告）日: 2019-07-19
• 發明（設計）人: 榮麗梅;劉魁;孟志俊;劉博;鄧珣
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K3/037
• 分類號: H03K3/037;H03K5/135
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 閆樹平

本發明屬于集成電路技術領域，具體涉及一種基于IGBT閂鎖效應的觸發器。包括第一鎖存器結構和第二鎖存器結構；第一鎖存器結構與第二鎖存器結構相連。第一鎖存器結構包括第一PMOS管P1，第一IGBT管IGBT1，第二鎖存器結構包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能夠引起閂鎖效應。本發明電路結構非常簡單，有利于節省芯片面積，降低制造成本，提高電路的集成度，該結構有望于作為數字電路的標準單元應用到時序邏輯電路中；且由于電路簡單，互聯簡單，因此可靠性高。

技術領域

本發明屬于集成電路技術領域，具體涉及一種基于IGBT閂鎖效應的觸發器。

背景技術

隨著集成電路制造工藝的快速發展，現有的集成電路的規模和復雜性日益增大，集成電路的發展速度也越來越受限制。作為數字電路中的典型單元，觸發器在時序電路中有著重要的作用。基于傳統的CMOS技術設計的觸發器，在電路結構、集成度上，極大的限制了集成電路的未來發展，影響性能的提高。

圖1為D觸發器電路單元示意圖。圖2為廣泛應用于數字集成電路設計中的傳統單閾值傳輸門D觸發器(ST-TGFF)電路基本單元結構，這種電路的結構比較簡單，然而所需晶體管數目仍然高達20個。

目前基于觸發器的設計優化中，基本上是針對功耗，速度的優化，很少有針對觸發器的結構優化的設計。

Shatish Chandra Tiwari提出了一種面積和功耗高效的單邊沿觸發的D觸發器(見文獻Tiwari S C,Singh K.，An area and power efficient design of single edgetriggered D-flip flop.Oct.2009.)。如圖3所示，該技術對D觸發器的結構有一定程度的簡化，然而晶體管數目仍然高達10個。

中國專利，申請號201210001145.4，如圖4所示，該技術雖然晶體管數據大為減少，然而采用了混合結構，與傳統CMOS工藝兼容性差。

發明內容

本發明所要解決的技術問題是提供一種基于IGBT閂鎖效應的觸發器，使電路結構很大程度上簡化，有利于節省芯片面積，提高電路的集成度。

一種基于IGBT閂鎖效應的觸發器，其特征在于：包括第一鎖存器結構和第二鎖存器結構；第一鎖存器結構與第二鎖存器結構相連。

當輸入D信號為高電平時，第一鎖存器結構輸出低電平信號，第二鎖存器結構輸出高電平信號，第一鎖存器結構鎖存住自己的輸出信號，進而鎖存住觸發器輸出信號；當輸入D信號為低電平時，第一鎖存器結構輸出高電平，第二鎖存器結構輸出低電平，第二鎖存器結構鎖存住自己的輸出信號，進而鎖存住觸發器輸出信號。

所述的第一鎖存器結構包括第一PMOS管P1，第一IGBT管IGBT1，第二鎖存器結構包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能夠引起閂鎖效應。

第一PMOS管的柵級接時鐘信號，源級接高電平端，漏級作為第一鎖存器結構的輸出端；第一IGBT管的陽極接第一PMOS管的漏級，陰極接低電平端，柵級接輸入D信號。

第二PMOS管的柵級接時鐘信號，源級接高電平端，漏級作為D觸發器的輸出端；第二IGBT管的陽極接第二PMOS管的漏級，陰極接低電平端，柵級接第一鎖存器結構的輸出端。

進一步的，所述閂鎖效應通過P+NPN+四層結構的第一IGBT管和第二IGBT管，其含有寄生PNP和NPN雙極型晶體管實現，且能夠滿足NPN和PNP晶體管的共基極電流放大系數大于1。

綜上所述，與現有技術比較，本發明的優點在于電路結構非常簡單，有利于節省芯片面積，降低制造成本，提高電路的集成度，該結構有望于作為數字電路的標準單元應用到時序邏輯電路中；且由于電路簡單，互聯簡單，因此可靠性高。