[發(fā)明專利]用于存儲(chǔ)器的電源控制電路及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201611009679.6
• 申請(qǐng)日: 2016-11-16
• 公開（公告）號(hào): CN108074607B
• 公開（公告）日: 2020-12-15
• 發(fā)明（設(shè)計(jì)）人: 陳雙文
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司;中芯國(guó)際集成電路制造（北京）有限公司
• 主分類號(hào): G11C11/417
• 分類號(hào): G11C11/417;G11C5/14
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;高偉

1.一種用于存儲(chǔ)器的電源控制電路，其特征在于，包括：

控制端口，用于控制邏輯電路的輸入信號(hào)；

所述邏輯電路，用于根據(jù)所述輸入信號(hào)輸出高電平或低電平；

所述控制端口，還用于：在工作模式與電源管理模式之間切換時(shí)，若所述邏輯電路的輸出為高電平時(shí)啟動(dòng)地控制，若所述邏輯電路的輸出為低電平時(shí)啟動(dòng)電源控制，其中所述地控制用于斷開電源VSS與所述存儲(chǔ)器之間的通路，所述電源控制用于斷開電源VDD與所述存儲(chǔ)器之間的通路。

2.如權(quán)利要求1所述的電源控制電路，其特征在于，所述控制端口，具體用于：

在所述存儲(chǔ)器的輸入的基礎(chǔ)上，控制所述邏輯電路的輸入信號(hào)。

3.如權(quán)利要求2所述的電源控制電路，其特征在于，所述存儲(chǔ)器的輸入包括以下至少一個(gè)：

地址輸入、數(shù)據(jù)輸入、寫使能輸入和時(shí)鐘輸入。

4.如權(quán)利要求1所述的電源控制電路，其特征在于，所述邏輯電路包括互補(bǔ)的金屬氧化物半導(dǎo)體CMOS邏輯電路。

5.如權(quán)利要求1至4任一項(xiàng)所述的電源控制電路，其特征在于，所述存儲(chǔ)器為靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM。

6.一種用于存儲(chǔ)器的電源控制的方法，其特征在于，包括：

控制邏輯電路的輸入信號(hào)，以使得所述邏輯電路根據(jù)所述輸入信號(hào)輸出高電平或低電平；

在工作模式與電源管理模式之間切換時(shí)，若所述邏輯電路的輸出為高電平時(shí)啟動(dòng)地控制，若所述邏輯電路的輸出為低電平時(shí)啟動(dòng)電源控制，其中所述地控制用于斷開電源VSS與所述存儲(chǔ)器之間的通路，所述電源控制用于斷開電源VDD與所述存儲(chǔ)器之間的通路。

7.如權(quán)利要求6所述的方法，其特征在于，所述控制邏輯電路的輸入信號(hào)，包括：

在所述存儲(chǔ)器的輸入的基礎(chǔ)上，控制所述邏輯電路的輸入信號(hào)。

8.如權(quán)利要求7所述的方法，其特征在于，所述存儲(chǔ)器的輸入包括以下至少一個(gè)：

地址輸入、數(shù)據(jù)輸入、寫使能輸入和時(shí)鐘輸入。

9.如權(quán)利要求6至8任一項(xiàng)所述的方法，其特征在于，所述邏輯電路包括互補(bǔ)的金屬氧化物半導(dǎo)體CMOS邏輯電路。