[發明專利]一種前向糾錯電路、高速串行收發器及可編程邏輯器件在審
| 申請號: | 201611002211.4 | 申請日: | 2016-11-14 |
| 公開(公告)號: | CN106849961A | 公開(公告)日: | 2017-06-13 |
| 發明(設計)人: | 劉應 | 申請(專利權)人: | 深圳市紫光同創電子有限公司 |
| 主分類號: | H03M13/15 | 分類號: | H03M13/15;H03M13/29;H04L1/00 |
| 代理公司: | 深圳鼎合誠知識產權代理有限公司44281 | 代理人: | 江婷 |
| 地址: | 518057 廣東省深圳市南山區*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 糾錯 電路 高速 串行 收發 可編程 邏輯 器件 | ||
技術領域
本發明涉及集成電路設計領域,尤其涉及一種前向糾錯電路、高速串行收發器及可編程邏輯器件。
背景技術
HSST(High Speed Serial Transceiver,高速串行收發器)是當今無線通信、云計算以及大數據中心的基礎,隨著HSST的速度不斷提高,其傳輸誤碼率性能受到很大挑戰。
發明內容
本發明提供了一種前向糾錯電路、高速串行收發器及可編程邏輯器件,以解決現有HSST傳輸誤碼率性能較低的問題。
本發明提供了一種用于高速串行收發器的FEC(Forward Error Correct,前向糾錯)電路,設置在物理介質連接PMA電路與協議編碼子層PCS電路之間,用于使用BCH碼進行糾錯,前向糾錯FEC電路包括:編碼模塊及譯碼模塊,編碼模塊用于在發送方向,接收協議編碼子層PCS電路進行處理及時鐘域轉換得到的待發送數據,并將待發送數據進行編碼,在編碼后將校驗位添加在信息位后,傳輸至物理介質連接PMA電路,譯碼模塊用于在接收方向,接收物理介質連接PMA電路進行解串后得到的待處理數據,并對待處理數據進行解碼與糾錯,將糾正后的待處理數據發送到協議編碼子層PCS電路。
進一步的,還包括時鐘選擇電路,時鐘選擇電路用于根據應用場景選擇發送時鐘及接收時鐘,并將發送時鐘傳輸至編碼模塊,將接收時鐘傳輸至譯碼模塊。
進一步的,時鐘選擇電路用于根據應用場景,確定業務類型,根據業務類型確定時鐘參數,選擇時鐘參數對應的發送時鐘及接收時鐘,時鐘參數包括時鐘頻率及時鐘類型。
進一步的,編碼模塊包括校驗模塊及合并模塊,校驗模塊用于使用BCH碼對輸入數據進行校驗,得到校驗值,合并模塊用于將校驗值作為校驗位添加在信息位后。
進一步的,譯碼模塊包括:緩存模塊、計算模塊及糾錯模塊,緩存模塊用于存儲待處理數據,計算模塊用于使用BCH碼對待處理數據進行錯誤計算,得到計算結果,糾錯模塊用于根據計算結果對待處理數據進行糾錯。
進一步的,計算模塊包括兩路相互獨立的、并行的譯碼電路,以及狀態機,狀態機用于根據譯碼場景,選擇使能一路或者兩路譯碼電路。
進一步的,譯碼電路包括校正子計算器件、解關鍵方程器件及錯誤搜索器件,校正子計算器件用于計算待處理數據的校正子,并輸出至解關鍵方程器件,解關鍵方程器件對校正子進行錯誤求解,并輸出求解結果至錯誤搜索器件,錯誤搜索器件用于根據求解結果確定待處理數據的錯誤位置,并輸出至糾錯模塊,供其進行糾錯。
進一步的,譯碼電路包括至少兩個校正子計算器件及至少兩個錯誤搜索器件,至少兩個校正子計算器件及至少兩個錯誤搜索器件分時復用一個解關鍵方程器件。
本發明提供了一種用于可編程邏輯器件的高速串行收發器,包括:物理介質連接PMA電路與協議編碼子層PCS電路、以及本發明提供的前向糾錯FEC電路,前向糾錯FEC電路設置在物理介質連接PMA電路與協議編碼子層PCS電路之間,用于使用BCH碼進行糾錯,在發送方向,接收協議編碼子層PCS電路進行處理及時鐘域轉換得到的待發送數據,并將待發送數據進行編碼,在編碼后將校驗位添加在信息位后,傳輸至物理介質連接PMA電路,在接收方向,接收物理介質連接PMA電路進行解串后得到的待處理數據,并對待處理數據進行解碼與糾錯,將糾正后的待處理數據發送到協議編碼子層PCS電路。
本發明提供了一種可編程邏輯器件,包括:核心電路以及本發明提供的高速串行收發器。
本發明的有益效果:
本發明提供了一種前向糾錯FEC電路,該前向糾錯FEC電路應用在傳統HSST電路中,能夠滿足一些新的協議應用,同時能夠有效的降低傳輸誤碼率,采用BCH碼實現FEC功能,由于BCH碼是在2進制域內運行,因此BCH碼譯碼電路比RS碼的譯碼電路相對簡單很多,能有效的降低電路設計的復雜度。進一步的,FEC電路采用并行流水結構,能夠有效的提高帶寬;對解關鍵方程器件Key Equitation Solver電路模塊時分復用,能夠有效的降低電路面積。
附圖說明
圖1為本發明第一實施例提供的HSST電路的結構示意圖;
圖2為本發明第二實施例提供的HSST電路的電路連接圖;
圖3為本發明第二實施例涉及的BCH碼字構造示意圖;
圖4為本發明第二實施例提供的FEC電路的電路連接圖;
圖5為本發明第二實施例提供的BCH譯碼電路的電路連接圖。
具體實施方式
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