[發明專利]一種前向糾錯電路、高速串行收發器及可編程邏輯器件

在審

• 申請號: 201611002211.4
• 申請日: 2016-11-14
• 公開（公告）號: CN106849961A
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 劉應
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: H03M13/15
• 分類號: H03M13/15;H03M13/29;H04L1/00
• 代理公司: 深圳鼎合誠知識產權代理有限公司44281
• 代理人: 江婷

1.一種用于高速串行收發器的前向糾錯電路，其特征在于，設置在物理介質連接電路與協議編碼子層電路之間，用于使用BCH碼進行糾錯，所述前向糾錯電路包括：編碼模塊及譯碼模塊，所述編碼模塊用于在發送方向，接收所述協議編碼子層電路進行處理及時鐘域轉換得到的待發送數據，并將所述待發送數據進行編碼，在編碼后將校驗位添加在信息位后，傳輸至所述物理介質連接電路，所述譯碼模塊用于在接收方向，接收所述物理介質連接電路進行解串后得到的待處理數據，并對所述待處理數據進行解碼與糾錯，將糾正后的待處理數據發送到所述協議編碼子層電路。

2.如權利要求1所述的前向糾錯電路，其特征在于，還包括時鐘選擇電路，所述時鐘選擇電路用于根據應用場景選擇發送時鐘及接收時鐘，并將所述發送時鐘傳輸至所述編碼模塊，將所述接收時鐘傳輸至所述譯碼模塊。

3.如權利要求2所述的前向糾錯電路，其特征在于，所述時鐘選擇電路用于根據應用場景，確定業務類型，根據業務類型確定時鐘參數及時鐘類型，選擇所述時鐘參數對應的發送時鐘及接收時鐘，所述時鐘參數包括時鐘頻率。

4.如權利要求1所述的前向糾錯電路，其特征在于，所述編碼模塊包括校驗模塊及合并模塊，所述校驗模塊用于使用BCH碼對輸入數據進行校驗，得到校驗值，所述合并模塊用于將所述校驗值作為校驗位添加在信息位后。

5.如權利要求1至4任一項所述的前向糾錯電路，其特征在于，所述譯碼模塊包括：緩存模塊、計算模塊及糾錯模塊，所述緩存模塊用于存儲所述待處理數據，所述計算模塊用于使用BCH碼對所述待處理數據進行錯誤計算，得到計算結果，所述糾錯模塊用于根據所述計算結果對所述待處理數據進行糾錯。

6.如權利要求5所述的前向糾錯電路，其特征在于，所述計算模塊包括兩路相互獨立的、并行的譯碼電路，以及狀態機，所述狀態機用于根據譯碼場景，選擇使能一路或者兩路所述譯碼電路。

7.如權利要求6所述的前向糾錯電路，其特征在于，所述譯碼電路包括校正子計算器件、解關鍵方程器件及錯誤搜索器件，所述校正子計算器件用于計算所述待處理數據的校正子，并輸出至所述解關鍵方程器件，所述解關鍵方程器件對所述校正子進行錯誤求解，并輸出求解結果至所述錯誤搜索器件，所述錯誤搜索器件用于根據求解結果確定所述待處理數據的錯誤位置，并輸出至所述糾錯模塊，供其進行糾錯。

8.如權利要求7所述的前向糾錯電路，其特征在于，所述譯碼電路包括至少兩個校正子計算器件及至少兩個錯誤搜索器件，所述至少兩個校正子計算器件及至少兩個錯誤搜索器件分時復用一個所述解關鍵方程器件。

9.一種用于可編程邏輯器件的高速串行收發器，其特征在于，包括：物理介質連接電路與協議編碼子層電路、以及如權利要求1至8任一項所述的前向糾錯電路，所述前向糾錯電路設置在所述物理介質連接電路與所述協議編碼子層電路之間，用于使用BCH碼進行糾錯，在發送方向，接收所述協議編碼子層電路進行處理及時鐘域轉換得到的待發送數據，并將所述待發送數據進行編碼，在編碼后將校驗位添加在信息位后，傳輸至所述物理介質連接電路，在接收方向，接收所述物理介質連接電路進行解串后得到的待處理數據，并對所述待處理數據進行解碼與糾錯，將糾正后的待處理數據發送到所述協議編碼子層電路。

10.一種可編程邏輯器件，其特征在于，包括：核心電路以及如權利要求9所述的高速串行收發器。