[發明專利]一種并行接口時序控制方法和裝置

有效

• 申請號: 201610962540.7
• 申請日: 2016-10-28
• 公開（公告）號: CN108011703B
• 公開（公告）日: 2020-05-26
• 發明（設計）人: 徐超;周暢;龔曉亮
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: H04L5/14
• 分類號: H04L5/14;H04L1/00
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;張天舒

本發明實施例公開了一種并行接口時序控制方法和裝置，其中，所述并行接口時序控制裝置包括：寄存器配置模塊、速率自適應模塊、接口時序控制模塊及數據與時序處理模塊，用于實現并行接口速率自適應配置。

技術領域

本發明涉及通信領域，尤其涉及一種并行接口時序控制方法和裝置。

背景技術

JESD207是射頻前端集成電路(RFIC，Radio Front end Integrated Circuit)和基帶集成電路(BBIC，Baseband Integrated Circuit)之間的射頻前端—基帶數字并行(RBDP，Radio front end-Baseband Digital Parallel)接口主要用來傳輸RFIC和BBIC的數字波形數據，該接口支持時分雙工(TDD，Time Division Duplex)和頻分雙工模式(FDD，Frequency Division Duplex)的單天線和雙天線數據的收發，圖1為JESD207數據接口連接圖，其中MCLK為RFIC發送給BBIC的數據的隨路時鐘，FCLK為BBIC發送給RFIC的數據的隨路時鐘，TXNRX是數據方向指示信號，ENABLE信號為數據突發傳輸的開始與結束指示，DIQ[11:0]和DIQ[9:0]信號為數據的雙向傳輸總線，分別支持12bit和10bit數據格式的傳輸，可根據需要進行選擇，所有數據均采用雙倍數據速率(DDR，Double Data Rate)。

JESD207數據接口具有占用管腳資源少，接口速率低，設計難度小等特點，雖然對于BBIC接口層面FCLK可以視作MCLK同源時鐘，可以不關心該時鐘的頻率，只需將接收到的MCLK進行延時后輸出即可，但對于BBIC接口的后級電路，仍需要具體的MCLK時鐘周期信息來了解數據通信速率，從而提供與BBIC接口的后級電路匹配的數據通信速率以保證RFIC與BBIC之間數據能夠正確收發，因此當遇到測試時需要更換不同的RFIC的情況時，就需要針對每一塊RFIC的需求對接口速率進行配置，從而帶來測試的不便。

發明內容

為解決現有存在的技術問題，本發明實施例期望提供一種并行接口時序控制方法和裝置，實現并行接口速率自適應配置。

為達到上述目的，本發明實施例的技術方案是這樣實現的：

第一方面，本發明實施例提供了一種并行接口時序控制裝置，所述并行接口時序控制裝置包括：寄存器配置模塊、速率自適應模塊、接口時序控制模塊及數據與時序處理模塊，其中，

所述寄存器配置模塊，用于獲取系統的配置信息；

所述速率自適應模塊，用于當檢測所述寄存器配置模塊中的第一配置信息有效時，通過對端發送的MCLK的周期信息生成更新的數據通信速率及自適應標志，并將所述更新的數據通信速率及自適應標志發送給所述寄存器配置模塊；

所述寄存器配置模塊，還用于根據所述自適應標志配置當前的數據通信速率；

所述接口時序控制模塊，用于根據所述寄存器配置模塊中的第二配置信息和MCLK信息生成接口時序；

所述數據與時序處理模塊，用于根據所述接口時序傳輸數據，根據所述寄存器配置模塊中的通道數量及當前的數據通信速率處理數據。

上述實施例中，所述配置信息包括：接口模塊使能，通道數量，默認數據通信速率，TDD模式子幀類型，自適應功能使能，自適應成功檢測次數，自適應失敗檢測次數；其中，自適應功能使能對應第一配置信息，TDD模式子幀類型對應第二配置信息。

上述實施例中，所述自適應標志包括：自適應成功標志和自適應失敗標志。

上述實施例中，所述速率自適應模塊包括：MCLK周期檢測子模塊、MCLK時鐘穩定度檢測子模塊、速率自適應失效檢測子模塊和速率自適應信息更新子模塊；其中，