[發(fā)明專利]一種抗漏電干擾的可調(diào)計(jì)時(shí)電路有效
| 申請?zhí)枺?/td> | 201610948469.7 | 申請日： | 2016-10-26 |
| 公開（公告）號： | CN106527100B | 公開（公告）日： | 2019-01-15 |
| 發(fā)明（設(shè)計(jì)）人： | 白勝天;成楊;張樹曉 | 申請（專利權(quán)）人： | 中穎電子股份有限公司 |
| 主分類號： | G04F10/02 | 分類號： | G04F10/02 |
| 代理公司： | 上海專利商標(biāo)事務(wù)所有限公司 31100 | 代理人： | 胡林嶺 |
| 地址： | 200335 上*** | 國省代碼： | 上海;31 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 漏電 計(jì)時(shí)電路 控制信號 外接電容 可調(diào) 受控計(jì)數(shù)器 時(shí)鐘信號 使能信號 輸出控制 比較器 預(yù)設(shè) 邏輯電路輸出 接收時(shí)鐘 輸出比較 輸出信號 延遲 充電 輸出 | ||
1.一種抗漏電干擾的可調(diào)計(jì)時(shí)電路，其特征在于，所述抗漏電干擾的可調(diào)計(jì)時(shí)電路包括：
比較器，用于將外接電容的電壓與一預(yù)設(shè)的電壓閾值(VTR)進(jìn)行比較并輸出比較結(jié)果；
邏輯電路，所述邏輯電路具有接收時(shí)鐘信號的端口，所述邏輯電路接收使能信號、所述比較器的輸出信號以及所述時(shí)鐘信號(CLK)，并輸出控制信號，其中，所述邏輯電路從使能信號有效且外接電容開始充電開始，直到外接電容的電壓到達(dá)所述預(yù)設(shè)的電壓閾值的這段時(shí)間內(nèi)對所述時(shí)鐘信號(CLK)進(jìn)行計(jì)數(shù)，并獲得第一計(jì)數(shù)值；所述邏輯電路對所述第一計(jì)數(shù)值進(jìn)行調(diào)整，并輸出所述控制信號；
受控計(jì)數(shù)器，所述受控計(jì)數(shù)器用于接收欲延遲的輸入信號(IN)以及所述邏輯電路輸出的所述控制信號，并根據(jù)所述控制信號進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)至第二計(jì)數(shù)值時(shí)，受控計(jì)數(shù)器才輸出所述輸入信號，其中，所述第二計(jì)數(shù)值由所述邏輯電路輸出的控制信號所確定。
2.如權(quán)利要求1所述的可調(diào)計(jì)時(shí)電路，其特征在于，所述抗漏電干擾的可調(diào)計(jì)時(shí)電路還包括：
用于連接外接電容的端口(COFF)。
3.如權(quán)利要求1所述的可調(diào)計(jì)時(shí)電路，其特征在于，所述電壓閾值由實(shí)際需求和電路實(shí)現(xiàn)決定。
4.如權(quán)利要求1所述的可調(diào)計(jì)時(shí)電路，其特征在于，所述控制信號為所述第一計(jì)數(shù)值的函數(shù)，用于對所述受控計(jì)數(shù)器進(jìn)行調(diào)節(jié)。
5.如權(quán)利要求2所述的可調(diào)計(jì)時(shí)電路，其特征在于，所述抗漏電干擾的可調(diào)計(jì)時(shí)電路還包括：
上拉電路，至少包括電流源或者電阻，所述上拉電路與所述連接外接電容的端口(COFF)相連接；
下拉電路，至少包括電流源或者電阻，所述下拉電路與所述連接外接電容的端口(COFF)相連接。
6.如權(quán)利要求5所述的可調(diào)計(jì)時(shí)電路，其特征在于，當(dāng)所述使能信號有效時(shí)，所述下拉電路停止工作，所述上拉電路開始工作并對所述外接電容進(jìn)行上拉。
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