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[發明專利]一種基于雙SoC架構SiP模塊的四核飛控計算機有效

專利信息
申請號: 201610947821.5 申請日: 2016-10-26
公開(公告)號: CN106527261B 公開(公告)日: 2018-09-25
發明(設計)人: 陳明欣;鄭宇;李冰;黃曉明;陳加林;丁波;宋長哲;吳翔;韓明晶;王歡 申請(專利權)人: 湖北航天技術研究院總體設計所
主分類號: G05B19/042 分類號: G05B19/042
代理公司: 武漢東喻專利代理事務所(普通合伙) 42224 代理人: 方放
地址: 430040*** 國省代碼: 湖北;42
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 飛控計算機 飛行器 通用化 飛行器控制系統 模塊化設計思路 工作狀態采集 核心控制電路 電子元器件 獨立封裝 功能框架 管制機構 控制模塊 配電控制 配電模塊 時序控制 時序模塊 通信管理 信息存儲 重要意義 姿態控制 總線調度 作戰性能 集成度 電壓量 火工品 集成化 開關量 模塊化 研發 制導 標準化 測量 替代 優化 安全
【權利要求書】:

1.一種飛行器用飛控計算機,其特征在于,該飛控計算機基于模塊化設計,包括:

控制模塊,包括一主SiP子模塊和一從SiP子模塊,主從SiP子模塊為相同器件;主SiP子模塊用于飛行控制計算、對時序模塊和配電模塊發送控制命令、接收時序模塊和配電模塊的電壓測量信號、回采時序模塊的時序信號、與飛行器進行通信;從SiP子模塊用于組合導航計算和進行在線飛行軌道規劃;

時序模塊,用于接收控制模塊發送的時序控制指令,用以控制時序模塊上的固態繼電器動作;輸出時序管制信號至飛行器;輸出時序控制回采信號和時序輸出回采信號至控制模塊;

配電模塊,用于為飛行器控制系統母線和火工品母線供電,實現緊急斷電和火工品母線管制;接收地面測發控系統發出的轉電斷電控制,向地面測發控系統發送轉電斷電指示信號;

所述主SiP子模塊,包括第一SoC、第二SoC和第一FPGA:

所述第一SoC用于:

通過第一SoC上集成的1553B總線控制器,外接1553B總線收發器和隔離變壓器,搭建雙通道1553B總線接口,構成整個飛行器控制系統的1553B總線通信網絡,實現飛控計算機和飛行器的通信,包括將飛行控制計算結果、組合導航計算結果和進行線飛行軌道規劃結果傳輸至飛行器;

通過第一SoC上集成的UART,外接RS-422/485收發器,形成全雙工RS-422總線差分通信接口,實現飛控計算機與飛行器組合導航設備進行通信;

通過第一SoC上集成的SPI總線接口,采集配電模塊發送的控制系統電池供電電壓量和火工品母線供電前端電壓量、時序模塊發送的地面電池激活供電電壓量、控制系統母線供電電壓量和火工品母線供電電壓量;以上電壓量信號首先經過信號調理電路,以符合A/D采樣要求,并通過光MOS繼電器實現采樣通道切換,然后經隔離放大器隔離,之后通過A/D轉換器實現A/D轉換,最后通過SPI總線通信實現待測電壓量采集;

通過第一SoC上集成的第一EMIF和第一FPGA上的第十組IO口連接實現二者之間的EMIF總線通信;

所述第二SoC用于將集成的EMIF和第一FPGA上的第十一組IO口連接,實現二者之間的EMIF總線通信;用于飛行控制計算,并將計算結果轉換為時序輸出控制指令,通過EMIF總線通信將該指令傳送到第一FPGA的第一組IO口;

所述第一FPGA用于:

通過第一FPGA上的第二組IO口外接RS-422發送器,實現RS-422差分信號輸出,向飛行器組合導航設備發送同步和對時信號;

通過第一FPGA上的第三組IO口外接RS-422/485收發器,實現接收飛行器的同步和對時差分信號;

通過第一FPGA上的第四組IO口外接光耦合器,實現接收來自飛行器安控指令接收機發送的經過信號調理的外安安控命令;

通過第一FPGA上的第五組IO口發送時序控制信號,通過驅動器完成電平轉換后,經光MOS繼電器隔離輸出至時序模塊;

通過第一FPGA上的第六組IO口發送總線電阻切換控制信號,通過驅動器完成電平轉換后,經光MOS繼電器隔離輸出至1553B總線通信網絡上的開關耦合器;

通過第一FPGA上的第七組IO口發送配電控制信號,通過驅動器完成電平轉換后,分別輸出控制系統母線轉電控制信號、火工品母線配電控制信號和火工品母線斷電控制信號至配電模塊;

通過第一FPGA上的第八組IO口發出電壓量采集通道切換信號,并外接驅動器和光MOS繼電器,完成對待測電壓量的采集通道的切換;

通過第一FPGA上的第九組IO口外接光耦合器,采集經過信號調理的控制模塊發送的時序輸出控制回采信號、時序模塊發送的時序輸出回采信號和飛行器上發送的狀態指示信號,以上信號均為開關量信號;

所述從SiP子模塊,至少包括第三SoC、第四SoC和第二FPGA:

所述第三SoC用于將集成的EMIF和第二FPGA上的第一組IO口連接,實現二者之間的EMIF總線通信;用于組合導航計算,并將計算結果通過第三SoC的EMIF傳遞給第二FPGA的第一組IO口;

所述第四SoC用于將集成的EMIF和第二FPGA上的第二組IO口連接,實現二者之間的EMIF總線通信;用于進行在線飛行軌道規劃,并將規劃結果通過第四SoC的EMIF傳遞給第二FPGA的第二組IO口;

所述第二FPGA用于通過第三組IO口連接第一SoC的第二EMIF,實現二者之間的EMIF總線通信,并將在線飛行軌道規劃和組合導航計算結果分別轉換為相應的控制指令傳輸給第一SoC。

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