[發明專利]一種低功耗并行乘法器

有效

• 申請號: 201610920203.1
• 申請日: 2016-10-21
• 公開（公告）號: CN107977191B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 陳嵐;張琦;吳玉平
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F7/527
• 分類號: G06F7/527;G06F7/533
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

本發明提供了一種低功耗并行乘法器，包括：部分積產生模塊、部分積壓縮模塊以及跳躍進位加法器。其中，部分積產生模塊包括Booth編碼電路和解碼電路，Booth編碼電路將第一乘數的相鄰的位值編碼成目標參數，解碼電路將第二乘數的位值與目標參數解碼成部分積，該部分積產生模塊將部分積數量減少了一半，極大地節省了乘法器電路的面積，提高了乘法器電路的運算速度。部分積壓縮模塊包括一位全加器以及求和電路，一位全加器根據部分積，輸出進位的反相值，求和電路將部分積相加，生成兩個權值不同的目標部分積，并將產生的目標部分積輸出到下級壓縮模塊，極大地提高了壓縮部分積的速度。跳躍進位加法器包括多個CSA模塊，用于獲取目標乘積。

技術領域

本發明涉及集成電路設計技術領域，更具體地說，涉及一種低功耗并行乘法器。

背景技術

隨著對便攜式移動設備需求的不斷提高，低功耗設計成為集成電路設計的一大要求。乘法器作為處理器、濾波器、數字信號處理器(DSP)等器件中的重要運算單元，其計算速度直接決定處理器的性能高低。

目前，如圖1所示，常用的并行乘法器通常是利用Booth編碼算法并行產生部分積，然后將得到的全部的部分積進行累加壓縮，得到兩個部分積，再之后，用加法器對兩個部分積進行相加，得到最終乘積。

發明人發現，現有的并行乘法器的算法較為復雜，電路結構復雜、占用體積大。因此，如何提供一種乘法器，既滿足電路結構簡單、計算速度快，又能滿足低功耗的要求，為當前亟待解決的一大技術問題。

發明內容

有鑒于此，本發明提供了一種低功耗并行乘法器，電路結構簡單、計算速度快、功耗低。

為實現上述目的，本發明提供如下技術方案：

一種低功耗并行乘法器，包括：部分積產生模塊、部分積壓縮模塊以及跳躍進位加法器，

所述部分積產生模塊包括Booth編碼電路以及解碼電路，所述Booth編碼電路將第一乘數的相鄰的位值編碼成目標參數，所述解碼電路將第二乘數的位值與所述目標參數解碼成部分積；

所述部分積壓縮模塊包括一位全加器以及求和電路，所述一位全加器根據所述部分積，輸出進位的反相值，所述輸出電路將所述部分積相加，生成兩個權值不同的目標部分積，并將產生的目標部分積輸出到下級壓縮模塊；

所述跳躍進位加法器包括多個CSA模塊，所述CSA模塊包括多個所述一位全加器，用于獲取目標乘積。

優選的，所述Booth編碼電路包括：第一同或門、第一異或門以及第二異或門，

所述第一乘數的第一位值與所述第一乘數的第二位值分別作為所述第一同或門的輸入端，輸出端用于輸出第一目標參數；

所述第一乘數的第二位值和所述第一乘數的第三位值分別作為所述第一異或門的輸入端，輸出端用于輸出第二目標參數；

所述第一乘數的第一位值與所述第一乘數的第二位值分別作為所述第二異或門的輸入端，輸出端用于輸出第三目標參數；

所述第一乘數的第三位值作為第四目標參數。

優選的，所述解碼電路包括：第三異或門、第四異或門、第一與非門、第二與非門以及第三與非門，

所述第二乘數的第一位值與所述第四目標參數作為所述第一異或門的輸入端；

所述第二乘數的第二位值與所述第四目標參數作為所述第二異或門的輸入端；

所述第三異或門的輸出端、所述第二目標參數以及所述第一目標參數作為所述第一與非門的輸入端；

所述第四異或門的輸出端以及所述第三目標參數作為所述第二與非門的輸入端；