[發明專利]一種低功耗并行乘法器

有效

• 申請號: 201610920203.1
• 申請日: 2016-10-21
• 公開（公告）號: CN107977191B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 陳嵐;張琦;吳玉平
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F7/527
• 分類號: G06F7/527;G06F7/533
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

1.一種低功耗并行乘法器，其特征在于，包括：部分積產生模塊、部分積壓縮模塊以及跳躍進位加法器，

所述部分積產生模塊包括Booth編碼電路以及解碼電路，所述Booth編碼電路將第一乘數的相鄰的位值編碼成目標參數，所述解碼電路將第二乘數的位值與所述目標參數解碼成部分積；

所述部分積壓縮模塊包括一位全加器以及求和電路，所述一位全加器根據所述部分積，輸出進位的反相值，輸出電路將所述部分積相加，生成兩個權值不同的目標部分積，并將產生的目標部分積輸出到下級壓縮模塊；

所述跳躍進位加法器包括多個CSA模塊，所述CSA模塊包括多個所述一位全加器，用于獲取目標乘積；其中，所述跳躍進位加法器包括4個8位模塊，所述8位模塊包括兩個4位CSA模塊，所述CSA模塊包括4個所述一位全加器以及一個2輸入數據選擇器。

2.根據權利要求1所述的低功耗并行乘法器，其特征在于，所述Booth編碼電路包括：第一同或門、第一異或門以及第二異或門，

所述第一乘數的第一位值與所述第一乘數的第二位值分別作為所述第一同或門的輸入端，輸出端用于輸出第一目標參數；

所述第一乘數的第二位值和所述第一乘數的第三位值分別作為所述第一異或門的輸入端，輸出端用于輸出第二目標參數；

所述第一乘數的第一位值與所述第一乘數的第二位值分別作為所述第二異或門的輸入端，輸出端用于輸出第三目標參數；

所述第一乘數的第三位值作為第四目標參數。

3.根據權利要求2所述的低功耗并行乘法器，其特征在于，所述解碼電路包括：第三異或門、第四異或門、第一與非門、第二與非門以及第三與非門，

所述第二乘數的第一位值與所述第四目標參數作為所述第一異或門的輸入端；

所述第二乘數的第二位值與所述第四目標參數作為所述第二異或門的輸入端；

所述第三異或門的輸出端、所述第二目標參數以及所述第一目標參數作為所述第一與非門的輸入端；

所述第四異或門的輸出端以及所述第三目標參數作為所述第二與非門的輸入端；

所述第一與非門的輸出端以及所述第二與非門的輸出端作為所述第三與非門的輸入端，所述第三與非門的輸出端用于輸出所述部分積。

4.根據權利要求1所述的低功耗并行乘法器，其特征在于，所述一位全加器的邏輯輸出為：

C_o＝AB+C_i(A+B)

其中，S為目標部分積，A為第一部分積，B為第二部分積，Ci為第三部分積，C₀為部分積的進位值。

5.根據權利要求4所述的低功耗并行乘法器，其特征在于，所述一位全加器包括：第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管以及第十晶體管，

所述第一晶體管的源極、所述第二晶體管的源極以及所述第七晶體管的源極相連，且接Vcc；

所述第一晶體管的漏極、所述第二晶體管的漏極以及所述第三晶體管的源極相連；

所述第七晶體管的漏極與所述第八晶體管的源極相連；

所述第三晶體管的漏極、所述第八晶體管的漏極、所述第四晶體管的漏極以及所述第九晶體管的漏極相連，且公共連接端用于輸出所述進位的反相值；

所述第四晶體管的源極、所述第五晶體管的漏極以及所述第六晶體管的漏極相連；

所述第九晶體管的源極與所述第十晶體管的漏極相連；

所述第五晶體管的源極、第六晶體管的源極以及第十晶體管的源極均接地；

所述第三晶體管的柵極與所述第四晶體管的柵極相連，且作為所述第三部分積的輸入端；

所述第一晶體管的柵極、所述第七晶體管的柵極、所屬第五晶體管的柵極以及所述第九晶體管的柵極均作為所述第一部分積的輸入端；

所述第二晶體管的柵極、所述第八晶體管的柵極、所屬第六晶體管的柵極以及所述第十晶體管的柵極均作為所述第二部分積的輸入端。