[發明專利]半導體結構及其形成方法、測量電容的方法

有效

• 申請號: 201610919830.3
• 申請日: 2016-10-21
• 公開（公告）號: CN107978599B
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/8234;H01L21/66
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構及其形成方法、測量電容的方法，其中半導體結構包括：基底，基底包括器件區和隔離區位于器件區基底表面的第一柵極結構；分別位于第一柵極結構兩側的器件區襯底中的第一輕摻雜源區和第一輕摻雜漏區；位于器件區第一輕摻雜源區中的第一源區；位于第一輕摻雜漏區中的第一漏區；連接所述第一漏區的第一漏插塞；連接所述第一源區的第一源插塞；位于所述隔離層表面的第二柵極結構，所述第二柵極結構與所述第一柵極結構電相連；位于所述第二柵極結構一側基底中的第二漏區；連接所述第二源區的第二漏插塞，所述第二漏插塞與所述第一漏插塞電連接。所述形成方法能夠對第一輕摻雜漏區與第一晶體管溝道之間的電容進行測量。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法、測量電容的方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的尺寸也越來越小。

晶體管的結構包括：襯底；位于襯底上的柵極結構；位于所述柵極結構兩側襯底中的源漏摻雜區，所述源漏摻雜區之間的襯底形成晶體管溝道。為了減小晶體管溝道與漏區之間的接觸電阻，在柵極結構兩側的襯底中具有輕摻雜區，所述輕摻雜區與晶體管溝道之間具有重疊區。輕摻雜區與晶體管溝道之間重疊區的大小對晶體管的性能具有重要影響。如果所述重疊區過小，容易使晶體管溝道與源漏摻雜區之間的電阻過大，從而導致晶體管的開啟電流過大；如果所述重疊區過大，容易導致晶體管溝道與源漏摻雜區之間的寄生電容過大，容易使晶體管在承受高平交流電的情況下，晶體管溝道與源漏摻雜區之間的阻抗過小，從而晶體管接高頻交流電源時，容易導致晶體管溝道與源漏摻雜區之間發生短路，因此，即使所述交流電源的電壓未達到所述晶體管的開啟電壓，所述晶體管也容易導通。綜上，需要對所述重疊區尺寸進行測量和控制。

要對所述重疊區尺寸進行控制，就需要對晶體管溝道與輕摻雜區之間的電容進行測量。

然而，現有技術很難對晶體管溝道與輕摻雜區之間的電容進行測量。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法、測量電容的方法，能夠對晶體管溝道與輕摻雜區之間的電容進行測量。

為解決上述問題，本發明提供一種半導體結構，包括：基底，所述基底包括器件區和隔離區；位于所述器件區的第一晶體管，所述第一晶體管包括：位于所述器件區基底表面的第一柵極結構；分別位于所述第一柵極結構兩側的器件區基底中的第一輕摻雜源區和第一輕摻雜漏區；位于所述第一輕摻雜漏區中的第一漏區；位于器件區第一輕摻雜源區中的第一源區；連接所述第一漏區的第一漏插塞；連接所述第一源區的第一源插塞；位于所述隔離區基底中的隔離層；位于所述隔離區的第二晶體管，所述第二晶體管包括：位于所述隔離層表面的第二柵極結構，所述第二柵極結構與所述第一柵極結構電相連；位于所述第二柵極結構一側基底中的第二漏區；連接所述第二漏區的第二漏插塞，所述第二漏插塞與所述第一漏插塞電連接；第二源結構或柵極導電結構，所述第二源結構包括第二源區和第二源插塞，所述第二源區位于所述第二柵極結構另一側的隔離區基底中，所述第二源區與第二源插塞連接，所述第二源插塞與所述第一源插塞電連接，所述柵極導電結構與所述第一柵極結構和第二柵極結構電連接。

可選的，所述基底包括：襯底；位于所述器件區襯底上的第一鰭部；位于所述隔離區襯底上的第二鰭部，所述第二鰭部中具有開口，所述隔離層位于所述開口中。

可選的，所述第一鰭部的個數為一個或多個；所述第二鰭部的個數為一個或多個。

可選的，所述第一柵極結構橫跨所述第一鰭部；所述第一源區和第一漏區分別位于所述第一鰭部中；所述第二柵極結構沿垂直于所述第二鰭部的方向橫跨所述隔離層，所述第一源區位于所述第二柵極結構一側的第二鰭部中。