[發明專利]半導體器件及其制造方法

在審

• 申請號: 201610905679.8
• 申請日: 2016-10-18
• 公開（公告）號: CN106960837A
• 公開（公告）日: 2017-07-18
• 發明（設計）人: 王垂堂;陳頡彥;湯子君;余振華;楊青峰;劉明凱;王彥評;吳凱強;張守仁;林韋廷;呂俊麟
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/552
• 分類號: H01L23/552;H01L23/31;H01L25/16;H01L21/98
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,李偉

技術領域

本發明總的來說涉及半導體領域，更具體地，涉及半導體器件及其制造方法。

背景技術

目前，電子設備是我們日常生活不可或缺的事物，其涉及并且包含許多電子組件。在電子工業中，電子組件構成的管芯廣泛地應用在各種電子設備和應用中。隨著電子工業的發展，電子組件的小型化和高級功能越來越重要。對于電子組件的小型化和高級功能的需求導致了更加復雜并且緊密的配置。

電子工業的主要趨勢在于，使電子組件更輕、更小、更多功能、更強大、更可靠以及低成本。因此，晶圓級封裝(WLP)技術受到人們的歡迎。這種技術提供了晶圓級上的電子組件的制造，并且廣泛地應用以滿足對于電子組件的小型化和高級功能的需求。

隨著晶圓級封裝的應用和復雜度的增加，給可靠性和穩定性帶來了挑戰。因此，不斷尋求用于WLP的結構和方法中的改進。

發明內容

本發明的實施例提供了一種半導體器件，包括：半導體管芯；絕緣層，圍繞半導體管芯；后鈍化互連件(PPI)，位于絕緣層和第一半導體管芯上方；導電部件，位于絕緣層的邊緣中并且延伸穿過絕緣層，其中，導電部件包括從絕緣層暴露的表面；EMI(電磁干擾)屏蔽罩，基本覆蓋絕緣層的邊緣并且與導電部件的暴露的表面接觸。

本發明的實施例提供了一種3D(三維)半導體封裝件，包括：模制構造，包括：第一和第二半導體管芯或組件，在一方向上堆疊；互連件，介于第一和第二半導體管芯或組件之間；絕緣層，圍繞第一半導體管芯或組件；導電支柱，與互連件、第一和第二半導體管芯或組件中的至少一個電通信；以及導電部件，與導電支柱沿著堆疊方向延伸并且延伸穿過絕緣層，其中，導電部件包括在與堆疊方向垂直的方向上從絕緣層暴露的表面，并且導電部件配置為與地連接；EMI屏蔽罩，覆蓋模制構造的外表面并且與導電部件的暴露的表面接觸。

本發明的實施例提供了一種制造半導體器件的方法，包括：提供襯底；將多個半導體管芯設置在襯底上方；在劃線區域周圍形成偽導電圖案，由此圍繞多個半導體管芯的每一個半導體管芯并且分開多個半導體管芯的每一個管芯；以及通過切割劃線區域和偽導電圖案的一部分進行分割以分離多個半導體管芯，由此暴露偽導電圖案的導電表面。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據一些實施例的抗EMI半導體器件。

圖1A是根據一些實施例的沿著圖1中的AA'的截面圖。

圖2是根據一些實施例的半導體器件的透視圖。

圖2A是圖2中的半導體器件的頂視圖。

圖3A至圖3E是根據一些實施例的抗EMI半導體器件中的導電部件的頂視圖。

圖4A至圖4C是根據一些實施例的抗EMI半導體器件的一部分的頂視圖。

圖5是根據一些實施例的抗EMI半導體器件的一部分。

圖6是根據一些實施例的抗EMI半導體器件的一部分的頂視圖。

圖7A至圖7B是根據一些實施例的制造抗EMI半導體器件的方法的操作。

圖7C是根據一些實施例的抗EMI半導體器件的一部分的頂視圖。

圖8A至圖8D是根據一些實施例的制造抗EMI半導體器件的方法的操作。

圖9是根據一些實施例的抗EMI半導體器件的一部分的頂視圖。

圖10A至圖10D是根據一些實施例的制造抗EMI半導體器件的方法的操作。

圖11A至圖11D是根據一些實施例的抗EMI半導體器件的一部分的頂視圖。

圖12是根據一些實施例的抗EMI半導體器件的一部分的頂視圖。

具體實施方式

以下公開內容提供了許多不同實施例或實例，用于實現所提供主題的不同特征。以下將描述組件和布置的具體實例以簡化本發明。當然，這些僅是實例并且不意欲限制本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。而且，本發明在各個實例中可以重復參考數字和/或字母。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關系。