[發明專利]閃存錯誤控制電路及其方法

在審

• 申請號: 201610886817.2
• 申請日: 2016-10-11
• 公開（公告）號: CN106970852A
• 公開（公告）日: 2017-07-21
• 發明（設計）人: 林典育
• 申請（專利權）人: 鈺創科技股份有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;H03M13/15
• 代理公司: 北京信慧永光知識產權代理有限責任公司11290
• 代理人: 姚垚,曹正建

技術領域

本發明涉及一種閃存錯誤控制電路及其方法，尤其是涉及一種應用多核心做解碼平行化計算與應用數據再利用概念的閃存錯誤控制電路及其方法。

背景技術

閃存隨著覆寫次數的增加，位錯誤率會上升，因此需要有錯誤更正解碼的技術來更正數據的錯誤。錯誤更正的技術一般分為硬式解碼(hard-decision decode)與軟式解碼(soft-decision decode)。硬式解碼單純利用數據所對應的錯誤更正碼來進行錯誤檢查與更正。而軟式解碼更利用了數據的錯誤率信息來對數據內容進行適應性修正，再以錯誤更正碼來進行錯誤檢查與更正。

硬式解碼的好處是快速、算法簡單，然而硬式解碼的錯誤更正能力極為有限，以1024字節的數據搭配80字節檢查碼的BCH碼為例，僅能提供最多45位的錯誤更正能力。相對地，軟式解碼的好處是具有相對于硬式解碼而言更高的錯誤更正能力，然而軟式解碼的算法復雜，且所花費的時間遠長于硬式解碼。

因此，如何提供一個兼顧效率與錯誤更正能力的錯誤更正技術，是個有待克服的課題。

發明內容

本發明所要解決的技術問題在于，針對現有技術的不足提供一種閃存數據的錯誤修正方法與實作此方法的閃存錯誤控制電路。

本發明所要解決的技術問題是通過如下技術方案實現的：

依據本發明一實施例的閃存數據的錯誤修正方法，包括：讀取一儲存數據與對應該儲存數據的一檢查碼。以儲存數據與檢查碼決定第一待解碼信息。以一第一算法對第一待解碼信息進行錯誤修正，以產生一輸出數據。判斷以該第一算法執行的錯誤修正是否成功。當該第一算法執行的錯誤修正成功，輸出該已解碼數據。當錯誤修正不成功，依據一錯誤率信息，以一第二算法修正該第一待解碼信息以得到一第二待解碼信息，并對該第二待解碼信息進行錯誤修正，以產生該輸出數據。

依據本發明一實施例的閃存控制電路，第一算法與第二算法所使用的錯誤更正碼可為BCH碼或RS碼。

依據本發明一實施例的閃存錯誤控制電路，包括主儲存媒介與多個處理單元。每個處理單元包括高速緩存與多個處理核心。每個處理核心均電性連接該主儲存媒介與該高速緩存，用來從該主儲存媒介取得一待解碼信息，并執行一第一算法依據該待解碼信息，并行計算該待解碼信息的所有特征值，將多個所述特征值儲存于高速緩存中，再執行一第一算法依據多個所述特征值計算關于該待解碼信息的一錯誤位置多項式，將該錯誤位置多項式的多個系數儲存于該高速緩存中，以該錯誤位置多項式的多個所述系數用秦式搜尋法(Chien Search)以對該待解碼信息進行解碼。

換句話說，本發明提供一種閃存數據的錯誤修正方法，包括：從一閃存讀取一儲存數據與對應該儲存數據的一檢查碼；依據該儲存數據與該檢查碼，取得對應的多筆第一待解碼信息；以及運行一軟件以執行下列步驟：以一第一算法，平行地對多筆所述第一待解碼信息進行錯誤修正，以產生多筆輸出數據；判斷多筆輸出數據以該第一算法執行的錯誤修正是否成功；當任一第一待解碼信息以該第一算法執行的錯誤修正成功，輸出該輸出數據；以及當任一第一待解碼信息錯誤修正不成功，依據一錯誤率信息，以一第二算法修正該第一待解碼信息以得到一第二待解碼信息，并對該第二待解碼信息進行錯誤修正，以產生該輸出數據。

優選的，于以該第一算法，平行地對多筆所述第一待解碼信息進行錯誤修正，以產生多筆輸出數據的步驟中，對每一該第一待解碼信息，執行的步驟包括：計算關于該第一待解碼信息的所有特征值；依據多個所述特征值對該第一待解碼信息進行一關鍵方程式運算；以及對執行該關鍵方程式的結果執行一秦氏搜尋法以判斷是否產生該輸出數據。

優選的，于以該第二算法對該第二待解碼信息進行錯誤修正的步驟中，重復使用多個所述特征值。

優選的，所述的方法更包括：判斷以該第二算法執行的錯誤修正是否成功；當該第二算法執行的錯誤修正成功，輸出該輸出數據；以及當錯誤修正不成功，依據該錯誤率信息，以一第三算法修正該第一待解碼信息以得到一第三待解碼信息，并對該第三待解碼信息進行錯誤修正，以產生該輸出數據。

優選的，該第三算法的復雜度高于該第二算法的復雜度。

優選的，該錯誤率信息從該閃存取得。

優選的，當錯誤修正不成功時，所述的方法更包括傳送一錯誤信息報告給該閃存控制器，使該閃存控制器依據該錯誤信息報告對儲存該儲存數據的區塊進行配置。