[發明專利]基于柵壓自舉電路和分段全電容陣列的ADC芯片電路

在審

• 申請號: 201610884180.3
• 申請日: 2016-10-10
• 公開（公告）號: CN106656192A
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 徐永鍵;陸許明;譚洪舟;路崇
• 申請（專利權）人: 廣東順德中山大學卡內基梅隆大學國際聯合研究院;中山大學花都產業科技研究院;中山大學
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 廣州粵高專利商標代理有限公司44102
• 代理人: 林麗明

1.一種基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，包括包括順次連接的CLK信號產生電路、開關電路、DAC電容陣列、比較器、SAR邏輯電路和轉換信號輸出電路單元；所述SAR邏輯電路和DAC電容陣列還通過芯片內部總線相互連接，所述CLK信號產生電路與轉換信號輸出電路還采用芯片內部總線相互連接。

2.根據權利要求1所述的基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，所述CLK信號產生電路產生芯片內部轉換工作所需要的時鐘信號，具有將正弦波、方波及其它時鐘信號波形轉換成芯片所需的占空比為確定值的方波信號輸入到開關電路中。

3.根據權利要求2所述的基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，所述DAC電容陣列存儲所采樣的信號并且在SAR邏輯電路的控制下進行電荷的釋放生成滿足比較器處理的電平信號。

4.根據權利要求3所述的基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，所述比較器對DAC電容陣列里存儲的電平信號進行比較，得到零電平信號或VDD電源電平信號。

5.根據權利要求4所述的基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，所述SAR邏輯電路通過比較器輸出的電平控制信號來決定對DAC電容陣列里的一個電容進行放電，實現DAC電容陣列輸出電平的精確控制。

6.根據權利要求5所述的基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，CLK高電平信號到來，芯片開始工作時，開關電路首先啟動，輸入信號通過開關電路采樣，存儲在DAC電容陣列里；

CLK高電平信號結束，低電平信號到來，開關電路關閉，比較器模塊啟動，開始進行比較工作，將DAC存儲的電平信號進行比較并對比較結果進行輸出。

7.根據權利要求6所述的基于柵壓自舉電路和分段全電容陣列的ADC芯片電路，其特征在于，所述信號輸出電路由正沿觸發器構成，將比較器的比較的結果由串行輸出轉變為并行輸出。