[發(fā)明專(zhuān)利]存儲(chǔ)器元件及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201610879742.5
• 申請(qǐng)日: 2016-10-09
• 公開(kāi)（公告）號(hào): CN107293550B
• 公開(kāi)（公告）日: 2019-10-01
• 發(fā)明（設(shè)計(jì)）人: 陳士弘
• 申請(qǐng)（專(zhuān)利權(quán)）人: 旺宏電子股份有限公司
• 主分類(lèi)號(hào): H01L27/11551
• 分類(lèi)號(hào): H01L27/11551;H01L27/11556
• 代理公司: 中科專(zhuān)利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 喬?hào)|峰

一種存儲(chǔ)器元件，可減少三維垂直通道存儲(chǔ)器元件相鄰二區(qū)塊之間的頂部導(dǎo)電結(jié)構(gòu)。在一些實(shí)施例中，垂直的柱狀體和串行選擇線以及字線交叉，并且排列于一個(gè)被旋轉(zhuǎn)的網(wǎng)格中，而形成“扭曲”的柱狀體陣列。此處所述的三維NAND陣列結(jié)構(gòu)呈現(xiàn)波浪狀，順著排列外緣柱狀體的波浪線延伸。例如，串行選擇線、字線、接地選擇線和接地線任何一者具有波浪形狀的側(cè)邊。

技術(shù)領(lǐng)域

本發(fā)明涉及一種高密度存儲(chǔ)器元件，特別是一種內(nèi)含多層存儲(chǔ)單元堆疊且排列成三維立體陣列的存儲(chǔ)器元件。

背景技術(shù)

本申請(qǐng)案與下述的美國(guó)申請(qǐng)案相關(guān)聯(lián)，且具有相同的專(zhuān)利權(quán)受讓人和相同的發(fā)明人。

美國(guó)專(zhuān)利編號(hào)US 9,219,074專(zhuān)利案；2015年12月22日公告；申請(qǐng)案號(hào)為No.14/157,550，申請(qǐng)日為2014年1月17日；專(zhuān)利名稱(chēng)為T(mén)hree-Dimensional SemiconductorDevice；此處并通過(guò)引用并入(incorporated by reference)的方式，將此專(zhuān)利全文收載于本說(shuō)明書(shū)之中(公開(kāi)號(hào)為US 2015/0206896于2015年7月23日公開(kāi))。

美國(guó)專(zhuān)利編號(hào)US 9,219,073專(zhuān)利案；2015年12月22日公告；申請(qǐng)案號(hào)為No.14/582,848，申請(qǐng)日為2014年12月24日；專(zhuān)利名稱(chēng)為Parallelogram Cell Design For HighSpeed Vertical Channel 3D NAND Memory；此處并通過(guò)引用并入的方式，將此專(zhuān)利全文收載于本說(shuō)明書(shū)之中(公開(kāi)號(hào)為US 2015/0206898于2015年7月23日公開(kāi))。

美國(guó)專(zhuān)利申請(qǐng)案，公開(kāi)號(hào)為US 2015/0206899；2015年7月23日公開(kāi)；申請(qǐng)案號(hào)為No.14/582,963，申請(qǐng)日為2014年12月24日；專(zhuān)利名稱(chēng)為T(mén)wisted Array Design For HighSpeed Vertical Channel 3D NAND Memory；此處并通過(guò)引用并入的方式，將此專(zhuān)利全文收載于本說(shuō)明書(shū)之中。

美國(guó)專(zhuān)利申請(qǐng)案，申請(qǐng)案號(hào)為No.14/640,869，申請(qǐng)日為2015年3月6日；專(zhuān)利名稱(chēng)為Separated Lower Select Line In 3D NAND Architecture；此處并通過(guò)引用并入的方式，將此專(zhuān)利全文收載于本說(shuō)明書(shū)之中。

美國(guó)專(zhuān)利申請(qǐng)案，申請(qǐng)案號(hào)為No.14/857,651，申請(qǐng)日為2015年9月17日；專(zhuān)利名稱(chēng)為3D NAND Array Architecture；此處并通過(guò)引用并入的方式，將此專(zhuān)利全文收載于本說(shuō)明書(shū)之中。

隨著集成電路元件的臨界尺寸縮小到了通用存儲(chǔ)單元技術(shù)領(lǐng)域(common memorycell technologies)的極限，設(shè)計(jì)師正持續(xù)尋找將多層存儲(chǔ)器單元平面加以堆疊的技術(shù)，以達(dá)成更大儲(chǔ)存容量、更少每位成本。舉例而言，薄膜晶體管技術(shù)被應(yīng)用在電荷捕捉存儲(chǔ)器技術(shù)，于Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-TypeFlash Memory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中，以及于Jung et al.，“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中。此處并通過(guò)引用并入的方式，將此文獻(xiàn)全文收載于本說(shuō)明書(shū)之中。