[發明專利]半導體芯片與其多芯片封裝及其制造方法

有效

• 申請號: 201610863517.2
• 申請日: 2016-09-29
• 公開（公告）號: CN107527893B
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 林柏均
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L23/52;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 周濱;章侃銥

本發明提供一種具有非貫穿插塞的半導體芯片與其多芯片封裝以及其制造方法，其中非貫穿插塞可作為芯片堆疊對準的埋藏式對位標記。在本發明的實施例中，半導體芯片包含具有第一側與第二側的一半導體基板、自該第一側貫穿延伸該半導體基板至該第二側的一導電貫穿插塞、以及自該第一側延伸至該半導體基板的內面而未貫穿延伸該第二側的一非貫穿插塞。

技術領域

本公開涉及一種具有非貫穿插塞的半導體芯片與其多芯片封裝以及其制造方法，其中非貫穿插塞可作為芯片堆疊對準的埋藏式對位標記。

背景技術

芯片堆疊技術可將兩個芯片結合在一起，因而使得兩芯片之間的數據傳輸更快速并且消耗較少功率。存儲器芯片可堆疊在一起以得到具有大儲存容量的存儲器模塊。除了堆疊兩個相同的芯片的外，亦可將不同功能的兩芯片堆疊在一起以結合不同的功能。

例如，半導體芯片的三維整合一般使用貫穿基板通道(through-substrate via，TSV)，其連接半導體芯片的第一側至同一半導體芯片的第二側。使用貫穿基板通道(TSV)可以垂直地堆疊多個半導體芯片。雖然半導芯片三維整合的此等效益已廣為周知；然而，多個半導體芯片的垂直堆疊需要晶粒對晶粒對準、晶粒對晶圓對準、或是晶圓對晶圓對準。換言之，兩個對接物件之間的對準技術實乃使用貫穿基板通道實現半導體芯片三維整合的主要關鍵技術。

上文的“現有技術”說明僅是提供背景技術，并未承認上文的“現有技術”說明公開本公開的標的，不構成本公開的現有技術，且上文的“現有技術”的任何說明均不應作為本申請的任一部分。

發明內容

本發明提供一種半導體芯片，具有非貫穿插塞輪廓與其多芯片封裝及其制造方法，其中非貫穿插塞輪廓可作為芯片堆疊對準的埋藏式對位標記。

本發明提供一種具有埋藏式對位標記的半導體芯片。在本發明的實施例中，該半導體芯片包含具有一第一側與一第二側的一半導體基板；自該第一側貫穿延伸該半導體基板至該第二側的一導電貫穿插塞；以及自該第一側延伸至該半導體基板的一內面而未貫穿延伸該第二側的一非貫穿插塞。

在本發明的實施例中，該非貫穿插塞包含一對位標記，以及在該第二側的一平面圖中，該對位標記是光學上可辨識的。

在本發明的實施例中，在該第二側的一平面圖中，該非貫穿插塞包含一光學上可辨識的二維圖案。

在本發明的實施例中，該半導體芯片包含多個非貫穿插塞，自該第一側延伸至該半導體基板的該內面而未貫穿延伸該第二側。

在本發明的實施例中，所述多個非貫穿插塞形成一對位標記，以及在該第二側的一平面圖中，該對位標記是光學上可辨識的。

在本發明的實施例中，在該第二側的一平面圖中，該多個非貫穿插塞形成一光學上可辨識的二維圖案。

在本發明的實施例中，所述多個非貫穿插塞具有相同寬度。

在本發明的實施例中，在該第二側的一平面圖中，該非貫穿插塞與該導電貫穿插塞是經配置為光學上可區別的。

在本發明的實施例中，該導電貫穿插塞具有一第一寬度，該非貫穿插塞具有一第二寬度，以及該第二寬度小于該第一寬度。

在本發明的實施例中，該半導體芯片還包含一第一導電件，位于該第一側上；一第二導電件，位于該第二側上；以及該導電貫穿插塞是電氣耦合該第一導電件與該第二導電件，而該非貫穿插塞未電氣耦合該第一導電件與該第二導電件。

在本發明的實施例中，該非貫穿插塞與該導電貫穿插塞是由相同導電材料組成。